[问答]

外部脉冲输入滤波处理疑问

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问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由 cxFPGA 于 2013-9-26 14:02 编辑正在做一个增量式编码器相关的项目，需要对外部输入的脉冲进行计数，为了滤除干扰，做了如下的滤波处理，fpga时钟为40M，经过pll倍频到160M，滤波的原理是每当io的滤波值不等于io时开始计数，当计数值达到预设值120时更新滤波值并清零计数，若计数未达到预设值期间滤波值与io值相等了则清零计数，等待下次的不同。这样一个滤波理论上能够滤除周期为1.5us以上的脉冲实现，仿真也没有问题，可是实际下板子时发现并不能很好的滤除干扰，在输入脉冲的结尾人为的加入一个75ns的干扰信号，结果是偶尔会多数一个脉冲。代码如下，忘各位能帮忙分析一下。 reg[7:0] io_filter_cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin io_filter_cnt<=0; io_filter<=0; end else begin if(io_filter != io)begin if(io_filter_cnt>8‘d120) begin io_filter_cnt<=0; io_filter<=io; end else io_filter_cnt<=io_filter_cnt+8'd1; end else io_filter_cnt<=0; 0
2013-9-25 23:12:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 cxfpga 相关推荐 • 关于AD9640差分时钟、模拟输入与PCB布局的使用疑问求解 777 • 求助，关于信号线滤波的疑问 310 • 请问AD9640是不是使用PLL类型的时钟发生器芯片带来的抖动误差会比较大？ 1207 • 怎么用定时器外部时钟对输入脉冲进行计数？ 2103 • 高电压脉冲方波滤波处理 2085 • 如何设计单片机检测脉冲信号的输入电路 9517 • 如何测输入脉冲个数 3721 • STM32如何实现外部输入脉冲计数功能？ 3770 • 请问STM32F103RBT6哪些引脚能作外部脉冲输入计数功能？ 2700 • 模拟低通滤波器和数字有限脉冲响应滤波器有何不同 2046 1个回答

答案对人有帮助，有参考价值 0 本帖最后由 cxfpga 于 2013-9-26 16:54 编辑问题出在最后一句，else io_filter_cnt<=0，这个清零操作偶尔会使得下一次计数器加1时计数值变成127，把最后一句的清零改为赋值8‘d1就没问题了，或者把计数器换成调用ip核计数器也没问题，但是新的问题又出现了，就是为什么计数器值为0时进行加1操作会得到127呢？

2013-9-26 14:04:57 评论举报 cxfpga