[问答]

求助，verilog中多个模块的引用


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问答对人有帮助，内容完整，我也想知道答案 0 verilog中多个模块的引用先在顶层模块中引用一个数码管动态显示的模块： led_disp led ( .clk(clk), .disp_num(dis_num), .ledseg(ledseg), .ledcs(ledcs) ); 然后在这个led_disp动态显示的模块中再引用一个产生方波的模块，周期是10ms： // MSEC:half cycle ,value range 0-255 wave_signal #(.MSEC(5)) w1 ( .clk(clk), .reset_n(reset_n), .signal_out(timeflag) ); 在led_disp里面，用wave_signal的输出信号signal_out作为动态刷新数码管的驱动信号，编译过程也没有错误，但是实际运行的时候就不行了，数码不亮。然后我改了一下，直接在顶层定义波形发生的模块，然后把输出信号signal_out引入到数码管动态显示的模块中，如下： wire timeflag; wave_signal #(.MSEC(5)) w1 ( .clk(clk), .reset_n(reset_n), .signal_out(timeflag) ); led_disp led ( .clk(clk), .disp_num(dis_num), .ledseg(ledseg), .ledcs(ledcs), .timeflag(timeflag) ); 于是乎，这样就可以了，正常工作。为什么wave_signal 、led_disp要并行才可以，led_disp中再用wave_signal就不行了？模块不能嵌套吗？ 0
2012-10-24 15:40:20　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报李光相关推荐 • 请问高手Verilog中引用VHDL原件? 1294 • 是否存在处理verilog模块的多个定义的先例规则？ 795 • nTrace中的信号添加的nWave中报路径错误（Verilog VHDL mix） 3543 • 如何用Verilog HDL语言描述D型主从触发器模块 1532 • 如何获取多个相同控件的引用 10235 • verilog中函数function 中的变量可以和调用模块的变量重名吗 5414 • LabVIEW控件引用 12037 • 怎样在Verilog写的testbench测试VHDL模块?? 7347 • 如何将多个verilog文件加密为一个encerpted文件？ 9398 • 事件注册引用句柄！ 4363 1个回答

答案对人有帮助，有参考价值 0 问题找到，由于我的粗心，第一种方法中wave_signal模块的reset_n在led模块中没有定义。感谢21IC的Backkom80 http://bbs.21ic.com/icview-387261-1-1.html

2012-10-24 17:54:14 评论举报李光