[问答]

是否存在处理verilog模块的多个定义的先例规则？

问答对人有帮助，内容完整，我也想知道答案 0 我正在使用ISE 14.4并尝试合成一个网表，其中有内存核心的模块定义。我想用我自己的版本替换这些内存模块定义。在XST流程中，是否存在处理verilog模块的多个定义的“先例”规则？例如，将使用第一个读取模块定义并忽略所有其他定义。这将帮助我从原始网表中手动删除（100+）不需要的模块定义。感谢您的帮助/建议。以上来自于谷歌翻译以下为原文 I am using ISE 14.4 and trying to synthesize a netlist in which there are module definition of memory cores. I want to replace these memory module definitions with my own versions. In XST flow, is there a "precedent" rule that deals with multiple definitions of a verilog module? For instance, first read module definition will be used and ignore all others. This will help me from manually removing (100+) unwanted module defintions from the original netlist. Thanks for your help/suggestion. 0
2019-3-1 11:20:26　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报李国东相关推荐 • 多个模块共用inout总线 4547 • 为FPGA编写Verilog是否需要定义每个状态下的X，Y和Z？ 3642 • 求助，verilog中多个模块的引用 5930 • vhdl顶层模块可以调用子模块内部定义的信号吗? 7136 • Verilog 4244 • 怎样在Verilog写的testbench测试VHDL模块?? 7366 • dsp与fpga之间通讯Verilog编写 4175 • 有什么好用的verilog HDL编辑工具可用？ 1198 • 多个FIFO对应一个处理模块 3315 • 是否存在多个iso15693标签 1504 1个回答

答案对人有帮助，有参考价值 0 嗨，我不认为在XST中有这样的功能，你可以通过这个答案记录http://www.xilinx.com/support/answers/12076.htm 这清楚地解释了在那种情况下该怎么做。问候，维沙尔以上来自于谷歌翻译以下为原文 Hi, I don't think so in XST there is such kind of feature available, you can go through this answer record http://www.xilinx.com/support/answers/12076.htm which clearly explains what to do in that situation. Regards, Vishal

2019-3-1 11:33:17 评论举报刘秀兰