请问如何更改EZ-USB™ CX3 的 CPU 时钟频率？

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更改 EZ-USB™ CX3 (CYUSB3KIT-003) 的 CPU 时钟频率需要结合硬件配置和固件配置两方面进行。关键点在于：CX3 的 CPU 时钟源直接来自外部晶振或时钟输入，其频率本身在芯片内部是不可编程分频的。你需要通过改变外部输入的时钟源频率来改变 CPU 频率。

以下是详细的步骤和方法：

? 核心原理

1. CPU 时钟源固定： CX3 的 CPU 内核 (8051) 的时钟直接来源于芯片的 XIN 引脚输入的时钟信号。


2. 无内部 CPU 分频器： 与一些现代 MCU 不同，CX3 内部没有可编程的分频器来降低 XIN 输入频率后再供给 CPU。CPU 时钟频率 (CCLK) 等于 XIN 引脚输入的频率 (RefClk)。


3. 改变 CPU 频率 = 改变 RefClk 频率： 因此，要改变 CPU 频率，必须改变提供给 CX3 XIN 引脚的参考时钟 (RefClk) 的频率。

? 更改步骤

? 1. 硬件修改 (改变 RefClk 源)

• 更换晶振： 如果你的设计使用外部晶体振荡器连接到 XIN/XOUT 引脚，你需要物理上焊接一个不同频率的晶体。例如，如果原来是 24 MHz，你想让 CPU 运行在 19.2 MHz，就需要换上一个 19.2 MHz 的晶体（并确保其负载电容匹配）。


• 更改外部时钟源： 如果你的设计使用外部有源时钟发生器（通过 XIN 引脚输入，XOUT 悬空或接地），你需要修改该时钟发生器的输出频率（例如通过其配置引脚或 I2C/SPI 接口编程）或者更换一个不同频率的时钟发生器模块。


• 检查原理图： 确认你的 CX3 板卡上 RefClk 的来源（晶体还是外部时钟源），并确定修改它的可行方法。

⚙ 2. 固件配置 (告知 USB 主机和配置相关时钟域)

仅仅改变硬件时钟源还不够。CX3 固件必须知道新的时钟频率，并据此正确配置 USB 和其他相关模块：

• 修改 CyFxAppInit 函数 (或类似初始化函数):
  
  
  
  • 找到设置 glAppModuleConfig 或 CyU3PMemConfig 中 clkCfg 成员的代码。
  
  
  • 关键参数 CyU3PSysClockConfig_t：
    
    
    
    • clkSrc: 通常设置为 CY_U3P_SYS_CLK_XTAL（使用 XIN 引脚时钟）。
    
    
    • isSysClk2x: 必须设置为 CyFalse。这个选项在 CX3 上用于生成 UIB 时钟，不是 CPU 时钟。设置它为 CyTrue 不会使 CPU 运行在 2 倍速。
    
    
    • sysClkDiv: 必须设置为 CY_U3P_SYS_CLK_DIV_1。如前所述，CX3 CPU 没有分频器，这个分频器影响的是提供给 UIB/其他外设的时钟（sysClk），不是 CPU 时钟 (cClk)。
    
    
    • sysClkFreq: 这是最重要的参数！ 你必须将它设置为新的、实际的 RefClk 输入频率（单位 Hz）。例如，如果你换上了 19.2 MHz 的晶振，这里要设置为 19200000。这个值用于计算 USB 时钟分频、超时等。
    
    
  
  
  • 示例代码片段 (修改后):
    

        CyU3PSysClockConfig_t sysClkConfig;
    
        sysClkConfig.setSysClk400 = CyFalse;    // 通常不需要 400MHz PLL
    
        sysClkConfig.cpuClkDiv = 0;             // 保留，未使用
    
        sysClkConfig.dmaClkDiv = 0;             // 保留，未使用
    
        sysClkConfig.mmioClkDiv = 0;            // 保留，未使用
    
        sysClkConfig.useStandbyClk = CyFalse;   // 通常不使用待机时钟
    
        sysClkConfig.clkSrc = CY_U3P_SYS_CLK_XTAL; // 时钟源为 XTAL (XIN)
    
        sysClkConfig.isSysClk2x = CyFalse;      // 禁用 SysClk 2x 模式 (对 CPU 无效)
    
        sysClkConfig.sysClkDiv = CY_U3P_SYS_CLK_DIV_1; // SysClk 分频 = 1 (对 CPU 无效)
    
        sysClkConfig.sysClkFreq = 19200000;     // !!! 设置为新的 RefClk 频率 (例如 19.2MHz) !!!
    
        status = CyU3PSysClockConfig(&sysClkConfig, NULL, NULL);
    
        if (status != CY_U3P_SUCCESS) {
    
            // 错误处理
    
        }

  
  


• 更新 USB 描述符 (可选但推荐): 如果 USB 描述符（如设备描述符）中包含了 bcdUSB 字段（表示 USB 2.0）或其他隐含速度假设的信息，确保它们仍然正确。虽然 USB 控制器内部会根据 sysClkFreq 自动计算分频，但保持描述符信息准确是好的实践。


• 调整依赖 CPU 时钟的代码 (可能):
  
  
  
  • 如果你有使用 CPU 定时器 (CyU3PTimerCreate/CyU3PTimerSet) 的代码，并且定时周期是基于 CPU 时钟 (CY_U3P_CPU_CLOCK) 计算的，这些定时器的实际超时值会随着 CPU 频率的改变而同比改变。你需要评估这是否符合你的应用需求，必要时调整定时周期参数。
  
  
  • 任何手动实现的延时循环（不推荐，但可能存在）也会受到影响。
  
  

? 重要注意事项

1. USB 合规性： 确保新的 RefClk 频率能够被 USB 控制器正确分频以生成精确的 12 MHz (全速) 或 480 MHz (高速) 时钟。USB 规范对时钟容差有严格要求。使用标准的 USB 时钟频率（如 12 MHz, 19.2 MHz, 24 MHz, 26 MHz, 48 MHz）是最安全的选择，因为分频系数是整数。sysClkFreq 必须能被 1000 整除（CyU3PSysClockConfig 的要求）。


2. isSysClk2x 和 sysClkDiv 的作用： 这两个参数控制的是 sysClk 的频率，sysClk 是供给 UIB (Unified Interface Block - 连接 GPIF II/FIFOs) 和其他一些外设的时钟。sysClk 的频率计算为：(RefClk * (isSysClk2x ? 2 : 1)) / (2^sysClkDiv)。这不会影响 CPU 时钟 (cClk)。cClk 始终等于 RefClk。


3. 性能影响： 降低 CPU 时钟频率会降低 8051 内核的处理能力。确保在较低的频率下，你的固件仍然能满足实时性要求（如处理 GPIF 数据、响应 USB 请求等）。提高频率会增加功耗和发热。


4. GPIF II 和 FIFO 时钟： GPIF II 状态机和相关的 FIFO 接口通常运行在 sysClk 或由其衍生的更高频率（通过 PLL）下。改变RefClk和sysClk会影响这些组件的最大工作频率。你需要确保sysClk的配置（由isSysClk2x和sysClkDiv` 决定）满足你 GPIF 设计所需的速度。可能需要重新生成 GPIF II 设计或调整其配置。


5. PLL 使用： 如果需要更高的时钟（例如用于 GPIF），CX3 有一个 PLL 可以将 RefClk 倍频到 400 MHz。setSysClk400 = CyTrue 会启用这个 PLL，生成的 400 MHz 时钟可以分频后供给 UIB (sysClk) 或 GPIF。这仍然不会改变 CPU 时钟 (cClk)，cClk 还是等于 RefClk。

? 总结

1. 硬件上： 通过更换晶体或修改外部时钟源，改变输入到 CX3 XIN 引脚的 RefClk 频率。这是改变 CPU 时钟频率 (CCLK) 的唯一方法。


2. 固件上：
   
   
   
   • 在系统时钟初始化配置 (CyU3PSysClockConfig) 中，将 sysClkFreq 参数准确设置为新的 RefClk 频率值。
   
   
   • 保持 isSysClk2x = CyFalse 和 sysClkDiv = CY_U3P_SYS_CLK_DIV_1（除非你有特定理由改变 sysClk 用于 UIB/GPIF）。
   
   
   • （可选）检查并更新 USB 描述符。
   
   
   • 评估并调整依赖 CPU 时钟的代码（如定时器）。
   
   


3. 验证： 重新编译、烧录固件，并使用调试工具（如 CyConsole）或性能测试验证 CPU 频率是否按预期改变，以及 USB 连接和主要功能（如 GPIF 数据传输）是否正常工作。

简单来说：换晶振(或改外部时钟源) + 在固件里把 sysClkFreq 设为新频率。 这是调整 CX3 CPU 时钟频率的标准方法。如果你需要更高性能，建议优先优化GPIF II设计或启用400MHz PLL，而非单纯提升CPU频率。?

需要更具体的代码示例或硬件修改指导吗？我可以根据你的开发板型号提供进一步建议。