[问答]

与ADS8323的时钟引脚断开，示波器测量CPLD输出的时钟高电平为3.3v，连接上后只有1v，为什么？

问答对人有帮助，内容完整，我也想知道答案 0 与ADS8323的时钟引脚断开，示波器测量CPLD输出的时钟高电平为3.3v，连接上后只有1v，片子是不是坏了？？ 0 本主题由 Harmony技术专家于 2025-2-5 15:57 审核通过
2025-2-5 07:40:13　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答举报 qjqb 相关推荐 • FPGA 芯片输入电压为3.3V，部分IO口输出电压为1V和2V左右，不足3.3V。大家有解决方法么？ 18894 • FPGA引脚输出电平设置为3.3V，为什么输出才1V左右，我用的是EP3C25E144I7 13258 • 使用3.3v电源设置为高电平时GPIO(PB5) 输出为5V的原因？怎么解决？ 602 • ESP32-PICO -D4断开PICO与CP2104的连接，是否可以在U0XTD处测量3.3 V？ 513 • 如何通过virtex 5 SMA连接器输出3.3v时钟？ 1856 • 3.3v的模块输出高电平，51识别不出来是高电平的原因？ 626 • 3.3V电平转5v电平失败 9164 • 关于AD7606的convstA与convstB分别控制采样通道的问题求解 592 • AD9224的逻辑输入高电平最低是3.5V吗？ 484 • 为什么FPGA的输出电压不能达到3.3V？ 5859 2个回答

答案对人有帮助，有参考价值 0 你好，如果可能的话建议您换个新的试试，ADS8323的clock是CMOS兼容的，应该不至于连上到1V。另外在高速场合不建议用CPLD输出时钟来驱动高速ADC，jitter性能需要考虑。

2025-2-5 15:53:44 评论举报高建明

答案对人有帮助，有参考价值 0 根据您的描述，当ADS8323的时钟引脚与CPLD断开时，示波器测量到的时钟高电平为3.3V，而连接上后只有1V。这种情况可能是由以下几个原因导致的： 1. 负载效应：当ADS8323的时钟引脚连接到CPLD时，可能会增加负载，导致输出电压降低。这种情况下，您可以尝试检查CPLD和ADS8323之间的连接是否正确，以及是否存在其他可能影响电压的因素。 2. 驱动能力不足：CPLD的输出驱动能力可能不足以驱动ADS8323的时钟引脚。这种情况下，您可以尝试增加CPLD的输出驱动能力，或者使用一个缓冲器来提高驱动能力。 3. 信号完整性问题：在高速信号传输过程中，可能存在信号完整性问题，导致电压降低。这种情况下，您可以尝试优化PCB布局，减少信号传输过程中的干扰。 4. ADS8323时钟引脚损坏：虽然您提到了“片子是不是坏了”，但在排除其他可能的原因之前，我们不能确定ADS8323是否损坏。您可以尝试更换一个新的ADS8323，或者使用其他测试方法来检查其功能是否正常。综上所述，要解决这个问题，您需要逐步排查可能的原因，并采取相应的措施。希望这些建议能帮助您解决问题。

2025-2-5 17:21:35 评论举报河神大人