[问答]

使用ADC ads62PXX怎么保证数字输出在上电后处于高阻状态？

问答对人有帮助，内容完整，我也想知道答案 0 简单地讲，我的问题是，当ADC的reset脚接另一个芯片的控制脚（而非硬接地，而该控制芯片与ADC同时加电，上电之后才给出LOW去控制RESET）的条件下，并行控制脚ctrl1/ctrl2/ctrl3在硬接成100时，加电后，ADC是否可以处于Global power down状态？具体地讲，我的设计中，ADC ADS62P48的控制脚trl1/ctrl2/ctrl3硬接成100，而其它控制脚如SEN,Reset,SDATA,SCLK用FPGA控制。FPGA的数据输入端采用LVDS接口。考虑到不宜使ADC的CMOS输出去驱动FPGA的LVDS输入，因此我希望ADC上电后，其输出保持高阻状态,。我要用串行接口方式配置ADC，所以reset端接了FPGA，而不是硬接地。ADC和FPGA同时上电，因而不能保证在ADC上电前、上电过程中都准确为LOW。 Datasheet ads62p48.pdf（从ti获得的最新版）的'USING BOTH SERIAL INTERFACE AND PARALLEL CONTROLS'部分讲了，但不清楚。它说， For increased flexibility, a combination of serial interface registers and parallel pin controls (CTRL1 to CTRL3) can also be used to configure the device. To allow this, keep RESET low. The parallel interface control pins CTRL1 to CTRL3 are available. After power-up, the device is automatically configured as per the voltage settings on these pins (see Table 6)... 看这里, 'table 6' 描述的是SEN, 而不是 ctrl1/2/3 ! 这里我猜应该是 Table 7. 这段话是不是说，仅仅这三个控制脚ctr1 ctrl2 ctrl3就可以决定上电后ADC的初态了？比如，global power down。这个上电后初态不需要reset脚的辅助。并且，ADC内部寄存器不参与决定上电后初态（global power down），因为DataSheet没有给出内部寄存器的初态。这段话中'To allow this, keep RESET low.'叫我感觉比较晕，(see Table 6)叫我晕死。还有，Datasheet中两处描述寄存器40'Power down modes'很不一致。P22页，当D3-D0 为0000 时，由Pins CTRL1, CTRL2, and CTRL3 决定 power down modes. 1000 时为Normal operation。但P65页却说 = 0000，时Normal operation! 我猜P22是正确的。谢过! 顾 0 本主题由 Harmony技术专家于 2025-1-22 10:03 审核通过
2025-1-22 06:38:54　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答举报陈存楼相关推荐 • nuc980在上电时管脚不是高阻状态的原因? 401 • ADS7864在上电后，busy信号的输出就是时有时没有，为什么？ 260 • STM32上电一瞬间GPIO是处于什么状态？ 494 • 什么是引脚的高阻态？ 569 • 在ESP32模块未上电的情况下，GPIO32～GPIO39 这些IO口是处于什么状态？ 748 • 请问ADS7885可以多个并联吗？ 314 • CH579 GPIO上电后默认是什么状态？ 753 • CAN收发器SN65HVD251 输出端高组态的疑问？ 6204 • 高阻态常用的表示方法 5376 • 请问早期通电状态下io引脚的状态是什么？ 1458 2个回答

答案对人有帮助，有参考价值 0 手册的16页描述了reset如何在两种配置下的要求

2025-1-22 09:20:36 评论举报李桂芳

答案对人有帮助，有参考价值 0 为了确保ADC ADS62P48在上电后数字输出处于高阻状态，您可以按照以下步骤操作： 1. 将控制脚CTRL1/CTRL2/CTRL3硬接成100：根据您的描述，您已经将这些控制脚硬接成100。这将确保ADC在上电后处于Global power down状态。 2. 将RESET脚接到另一个芯片的控制脚：您提到将RESET脚接到另一个芯片的控制脚，而非硬接地。这样，当ADC和控制芯片同时加电时，控制芯片会在上电后给出LOW信号去控制RESET。这将确保ADC在上电后处于复位状态。 3. 配置ADC：由于您希望使用串行接口方式配置ADC，您可以在FPGA控制下，通过SEN、SDATA、SCLK等控制脚与ADC进行通信。在配置过程中，您可以将ADC的输出设置为高阻状态，以避免CMOS输出驱动FPGA的LVDS输入。 4. 确保FPGA的数据输入端采用LVDS接口：根据您的描述，FPGA的数据输入端已经采用LVDS接口。这样可以确保ADC的CMOS输出不会驱动FPGA的LVDS输入，从而避免潜在的信号干扰。综上所述，通过将控制脚CTRL1/CTRL2/CTRL3硬接成100，将RESET脚接到另一个芯片的控制脚，并在配置过程中将ADC的输出设置为高阻状态，您可以确保ADC ADS62P48在上电后数字输出处于高阻状态。同时，通过使用FPGA控制下的串行接口方式配置ADC，您可以避免CMOS输出驱动FPGA的LVDS输入，从而实现稳定的信号传输。

2025-1-22 11:31:33 评论举报张玉珍