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1 一般情况下，采样时钟不变，ADC正常工作。FPGA抛弃多余的数据。功耗是很高，但在示波器中，性能更重要
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采样时钟按照系统的要求，和芯片的配置时间长短，分为power down和output disable等不同方式进行省电
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在非实时连续采集处理的系统中，如数字示波器，系统在数据采集时会通过ADC采集数据，然后在通过FPGA或其他处理器处理（如显示）。在处理的这段时间内，高速ADC的工作状态和时钟状态可以有以下几种情况：
1. 采样时钟频率不变，只是采集到的数据被后端的FPGA或者处理器扔掉： 这种情况下，ADC的采样时钟频率保持不变，但是后端处理单元不接收这些数据，导致数据被丢弃。这样功耗相对较高，因为ADC仍然在以高频率采样数据。 2. 降低采样时钟频率，以减小功耗，数据仍然被扔掉： 这种情况下，系统可以根据需要降低ADC的采样时钟频率，从而降低功耗。但是，降低频率是有下限的，因为ADC需要保持一定的采样率以满足系统的采样需求。在这种情况下，数据仍然会被扔掉，但功耗会降低一些。 3. 暂停ADC采样，等待处理完成： 在这种情况下，当FPGA或其他处理器开始处理数据时，系统可以暂停ADC的采样，直到处理完成。这样可以降低功耗，因为ADC在暂停期间不进行采样。但是，这种方法可能会导致数据丢失，因为ADC在暂停期间没有采集数据。 4. 使用触发机制： 在数字示波器等系统中，可以使用触发机制来控制ADC的采样。当触发事件发生时，ADC开始采样数据，直到达到预定的采样数量或时间。这样，ADC只在需要时采样数据，从而降低功耗。 综上所述，不同的系统和应用场景可能需要采用不同的策略来平衡功耗和性能。在实际应用中，可以根据具体需求选择合适的方法。 |
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