[问答]

ADS8688两次16位的数据发送之间时钟有一段高电平时间的延迟，为什么？

问答对人有帮助，内容完整，我也想知道答案 0 使用TM4C123GH6PGE的SSI模块产生驱动信号，因为其最多一次只能发送16位数据，因此产生的时钟信号如图。由于ADS8688要求在每一个转换周期内帧同步信号至少应保持32个系统时钟周期的低电平，源1的帧同步信号是自己利用GPIO口翻转得到的。主要问题在于，两次16位的数据发送之间时钟有一段高电平时间的延迟。而注意到ADS8688的手册中第10页的tiMING REQUIREMENTS一栏中提到了clock high time不得高于0.6个tsclk。这是否会导致无法向ADS8688写入命令？如果是，可否考虑使用PWM外设来产生时钟信号？但如此一来SYNC、SCLK、DIN三个引脚的信号分别使用不同的模块来产生，三者的同步或许将成为一个难点。另外首次使用ADS8688时不慎将-3.6V电压误当作+3.6V电压接入在DVDD引脚上，数秒后发觉芯片发热，断电之后经检查，重新正确上电后，在4引脚REFSEL接入低电平，可以驱动内置参考电压，在5引脚REF输出4.10V左右电压。这是否可以判断误接入-3.6V电压对芯片没有产生影响？ 0 本主题由 Harmony技术专家于 2025-1-13 16:20 审核通过
2025-1-13 06:52:38　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答举报高桂清相关推荐 • 调试ads8688时总是读不到正确的数据，是什么原因导致的？ 440 • 使用ADS8688时，AD采集转换数据无论是自动扫描模式还是手动模式都一直维持一个错误数据，怎么解决？ 1109 • ADS8688分别设置0 to 1.25 × VREF和±1.25 × VREF采样范围时，得到的16位数据是按照有符号数还是无符号数进行转换？ 572 • ADS8688例程中提到精度为0.2%，而ADS8698的数据手册中提到的精度也是0.2%，为什么分辨率高了精度还是一样啊？ 559 • AD9854更新时钟只会输出一段时间之后就会输出高电平 1395 • ADS8688A使用一段时间后所有通道采样不准确是什么原因导致的？ 438 • 使用ADS8688采集我板子的模拟信号时，返回来的每个通道所有数据都为一个恒定值，为什么？ 943 • AD9854的上电默认状态，Pin20更新时钟只会输出一段时间，过一会之后就会输出高电平是为什么？ 507 • 请问JESD204B中的确定性延迟两次电源周期之间是怎么理解？ 5501 • 一个按钮信号，按下后放开，如何获得一段时间的高电平？ 3761 2个回答

答案对人有帮助，有参考价值 0 clock high time不得高于0.6个tsclk, 如果有这个限制因素, 那就不能保证不出问题了.你是否考虑使用 16 位 SPI 模式

2025-1-13 16:03:58 评论举报王丹丹

答案对人有帮助，有参考价值 0 ADS8688是一款高速模数转换器，其数据手册中对于时序要求非常严格。在两次16位数据发送之间出现高电平时间延迟的原因可能是由于TM4C123GH6PGE的SSI模块在发送完16位数据后，需要一定的时间来准备下一位数据的发送。这个延迟可能是由于硬件设计或软件实现的问题导致的。根据ADS8688的数据手册，clock high time不得高于0.6个tsclk。如果实际的clock high time超过了这个限制，可能会导致无法正确向ADS8688写入命令。为了解决这个问题，你可以考虑以下几种方法： 1. 优化软件实现：检查你的代码，确保在两次16位数据发送之间，时钟信号的高电平时间尽可能短。这可能需要调整SSI模块的配置或者优化数据发送的流程。 2. 使用PWM外设产生时钟信号：这是一个可行的解决方案。通过使用PWM外设，你可以更精确地控制时钟信号的高电平和低电平时间，从而满足ADS8688的时序要求。但是，这样做可能会增加硬件设计的复杂度，并且需要更多的GPIO引脚来连接SYNC、SCLK和DIN信号。 3. 使用FPGA或CPLD：如果你的应用场景对时序要求非常严格，可以考虑使用FPGA或CPLD来实现时钟信号的生成。这些可编程逻辑器件可以提供更高的灵活性和精确度，以满足ADS8688的时序要求。总之，你需要根据你的具体应用场景和硬件资源来选择合适的解决方案。如果可能的话，优化软件实现可能是最简单和成本最低的方法。如果时序要求非常严格，可以考虑使用PWM外设或FPGA/CPLD来实现时钟信号的生成。

2025-1-14 17:49:17 评论举报李辉