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ADC12DJ3200 clk_alm在什么情况下会一直是高，是说明时钟不正常吗？

385 adc12dj3200 寄存器初始化

问答对人有帮助，内容完整，我也想知道答案 0 ADC12DJ3200工作在JMODE2模式，采样率3G，sysref为10M，时钟由lmk04828提供，接收端为FPGA，adc的配置如下： ADD_STEP1 = 16'h0000，REG_STEP1 = 8'hB0, //soft reset wait 200ms ADD_STEP2 = 16'h0200， REG_STEP2 = 8'h00, //JESD_EN DISABLE ADD_STEP3 = 16'h0061， REG_STEP3 = 8'h00, //CAL_EN DISABLE ADD_STEP4 = 16'h0201， REG_STEP4 = 8'h02, //JMODE = 2 ADD_STEP5 = 16'h0202， REG_STEP5 = 8'h0E, //KM1 = 14 k=KM1+1=15 ADD_STEP6 = 16'h0204， REG_STEP6 = 8'h07, //JCTRL Scramble Enabled use TMSTP+- for sync ADD_STEP7 = 16'h003B， REG_STEP7 = 8'h01, //enable TMSTP+- input ADD_STEPG1 = 16'h0029，REG_STEPG1 = 8'h30, //enable sysref receiver,sysref_zoom=1,sysref_sel=0 ADD_STEPG2 = 16'h0029，REG_STEPG2 = 8'h70, //enable sysref processor ADD_STEPG3 = 16'h02B0，REG_STEPG3 = 8'h01, //enable sysref calibration ADD_STEPG4 = 16'h82B4, REG_STEPG4 = 8'h00, //read SRC_DONE ADD_STEP8 = 16'h0062, REG_STEP8 = 8'h05, //CAL_FG = 1 CAL_OS = 1 ADD_STEP9 = 16'h0048, REG_STEP9 = 8'h04, //pre-emphasis ADD_STEP10 = 16'h0061, REG_STEP10 = 8'h01, //CAL_EN = 1 ADD_STEP11 = 16'h0213, REG_STEP11 = 8'h07, //CAL_EN = 1 ADD_STEP12 = 16'h0200, REG_STEP12 = 8'h01, //JESD_EN = 1 等待ADC响应sync ADD_STEP13 = 16'h006C, REG_STEP13 = 8'h00, //CAL_SOFT_TRIG = 0 ADD_STEP14 = 16'h006C, REG_STEP14 = 8'h01, //CAL_SOFT_TRIG = 1 检测CALSTAT ADD_STEP15 = 16'h806A, REG_STEP15 = 8'h00, //rd CAL_STATUS ADD_STEPG5 = 16'h02C2, REG_STEPG5 = 8'h00, //dismask alarm ADD_STEPG6 = 16'h02C1, REG_STEPG6 = 8'h1F, //clear alarm ADD_STEPG7 = 16'h8208, REG_STEPG7 = 8'h00, //read jesd status ADD_STEPG8 = 16'h82C1, REG_STEPG8 = 8'h00; //read alarm 目前的现象就是204B的初始化链路建立不起来，sync信号周期性地拉高拉低，读alarm status寄存器中的clk_alm一直为高，示波器看04828提供的时钟都正常。请问clk_alm在什么情况下会一直是高，是说明时钟不正常吗？还有请帮忙看一下寄存器的配置是否存在问题？ 0
2024-11-27 08:16:18　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答举报陈伟相关推荐 • 在板卡上对ADC12DJ3200芯片进行调试，SDO口一直是高电平，为什么？ 516 • 能否在纯fpga上通过verilog实现SPI控制器去配置adc12dj3200？ 512 • 请问什么情况下AD549会输出饱和？ 2393 • ADC12D1600或者ADC10D1000在上电后，执行上电校准没有采样时钟输入，ADC是否会工作不正常？ 349 • 调试adc12d1600时，上电校准无法完成是为什么？ 349 • DS1232LPS-2+T&R，在什么情况下，5脚RST会一直输出高电平？ 7080 • ADC12DJ3200直接用sysref可以吗？ 422 • 更换FT4232之后ADC12DJ3200EVM板卡USB连不上怎么解决？ 371 • AD9269BCPZ-80不正常工作应该从哪方面查找原因？ 509 • 请问ADC12DJ3200EVM可以搭配Xilinx ZCU111开发板使用吗？ 415 3个回答

答案对人有帮助，有参考价值 0 您好，关于CLK_ALM寄存器位被置1，datasheet有以下截图说明，即 CLK_ALM 寄存器位指示内部时钟是否已被打乱。通道 A 中的时钟会与通道 B 进行连续比较。如果时钟在一个 DEVCLK/2 周期内不同，则 CLK_ALM 寄存器位会被置1并保持设置，直到主机系统通过写入 1 清除为止。要使 CLK_ALM 寄存器位正常工作，请执行以下步骤

2024-11-27 11:19:58 评论举报 chunhuahua

答案对人有帮助，有参考价值 0 如下datasheet截图说明：只要 A 和 B 信道的内部时钟分频器不匹配，就会设置此位。写入 1 以清除此位。

2024-11-27 11:20:11 评论举报刘润生

答案对人有帮助，有参考价值 0 ADC12DJ3200是一款高速模数转换器（ADC），用于将模拟信号转换为数字信号。clk_alm（时钟报警）信号在某些情况下会一直保持高电平，这可能表明时钟信号存在问题。在您提供的配置中，ADC12DJ3200工作在JMODE2模式，采样率为3G，sysref为10M，时钟由LMK04828提供，接收端为FPGA。根据您的描述，以下是可能导致clk_alm一直保持高电平的原因： 1. 时钟信号不稳定：如果时钟信号不稳定或存在抖动，可能会导致clk_alm信号一直保持高电平。请检查LMK04828时钟源的稳定性和相位噪声。 2. 时钟频率不匹配：ADC12DJ3200的采样率为3G，而sysref为10M。请确保时钟频率与ADC的采样率相匹配，以避免时钟报警。 3. 配置错误：请检查您的ADC配置是否正确。根据您的配置，您已经将JMODE设置为2，但是请确保其他相关寄存器设置也正确。例如，您需要确保JESD204B协议的配置正确，包括Lane Count、Frame Size等。 4. FPGA接收端问题：请检查FPGA接收端的配置和接口是否正确。如果FPGA接收端存在问题，可能会导致clk_alm信号一直保持高电平。为了解决这个问题，您可以尝试以下步骤： 1. 检查时钟源（LMK04828）的稳定性和相位噪声，确保时钟信号质量良好。 2. 确保时钟频率与ADC的采样率相匹配。 3. 检查ADC配置，确保所有相关寄存器设置正确。 4. 检查FPGA接收端的配置和接口，确保它们正确无误。 5. 如果问题仍然存在，您可以尝试使用示波器等工具测量时钟信号和clk_alm信号，以便更好地诊断问题。希望这些建议能帮助您解决问题。如果问题仍然存在，请提供更多详细信息，以便进一步分析。

2024-11-28 09:10:43 评论举报 h1654155275.5753

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