[问答]

ADS127L11 pin14 DRDY引脚不用可以悬空吗？

问答对人有帮助，内容完整，我也想知道答案 0 1、请问pin14DRDY引脚不用可以悬空吗？手册里好像并没有提到。 2、手册建议IOVDD脚用1.8V，,如果用了3.3V会大大折扣ADC性能吗？我比较倾向用3.3V，正常使用的频率<=100Khz,，SPI时钟可以设置慢一点，2Mhz~4.5Mhz。IOVDD用了3.3V应该也不会给ADC带来额外的噪声耦合吧。 3、这里说要让SCLK和CLK保持相位一致性，建议了几个比例关系，那1：4之后是不是1：8？外部时钟CLK=25.6MHZ，按比例计算的话，SCLK都带小数，SCLK在这个比例附近是不是也没事。比如1：4时，SCLK=6.4Mhz，那么用6Mhz/7Mhz是不是也可以呢. 4、这个相位偏差怎么保证呢。使用的时候还得用设备实际测量SCLK和CLK的相位吗。好像严格按照比例关系是不是就保证了相位<5ns，如果保证不了这个相位唯有什么后果呢 0
2024-11-22 06:59:22　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答举报 study875 相关推荐 • 在4片ADS127L11使用菊花链方式连接时，DRDY,START,RESET,每一个片子的这三个管脚怎么接？ 413 • ADS127L01在菊花链模式下，引脚PIN14_DRDY从哪个ADC中引出来？ 573 • ADS127L11磁场升高的时候ADC损坏，为什么？ 334 • 求助，使用THP210作为ADS127L11的前端差分输入驱动的问题求解答 582 • ADS127L01采样数据不准确是哪里的问题？ 490 • ADS127L11的采样率是多少？ 574 • ADS127L01设计AD转换电路时，是什么原因导致DOUT脚上没有转换数据输出？ 467 • MSP430F5172 I/O 配置以后，ADS1220 芯片上DRDY引脚为什么直接就是低电平300mV左右？ 8024 • ads1240上电后无/DRDY输出信号是什么原因造成的？ 819 • ADS1256复位时DRDY引脚的电平值应该是多少？ 592 2个回答

答案对人有帮助，有参考价值 0 1. DRDY如果不使用的话，它是个数字输出引脚，可直接悬空。 2. 使用3.3V没问题，不会降低ADC的性能也不会引入额外噪声。只要在IOVDD的１.６５V～５.５V范围内都可以。３.１：４之后，也可能是其他比例，比如１：８或者其他都可以。　如果做不到相位完全一致的话，见第２条，SCLK和CLK的相位skew要求在5ns偏差内。 4. 这个偏差是可以用示波器测量的，假如不是按照这些比例，或者偏差很大的话，那么在频谱中将会混合出现两种不同的时钟，就是增加了额外的杂散，那么这些杂散的幅度将取决于SCLK的变化率。所以我们还是尽量按照datasheet中的要求去设计，保证整体性能。

2024-11-23 10:29:33 评论举报刘冰若

答案对人有帮助，有参考价值 0 1. 对于ADS127L11的DRDY引脚（Pin 14），如果不需要使用，可以将其悬空。悬空意味着该引脚没有连接到任何电路，因此不会影响其他引脚的功能。但是，建议在设计时尽量避免悬空引脚，因为它们可能会导致不稳定或意外的行为。如果可能的话，可以考虑将DRDY引脚连接到一个稳定的电压源（例如地或电源电压）以确保其稳定。 2. 手册建议IOVDD脚使用1.8V，但如果您使用3.3V，ADC性能可能会受到影响。使用3.3V可能会导致ADC的精度和线性度降低，但根据您的应用需求，这可能不是一个问题。您提到的正常使用频率≤100KHz，SPI时钟可以设置在2MHz至4.5MHz之间，这应该不会给ADC带来额外的噪声耦合。但是，为了确保最佳性能，建议遵循手册中的建议使用1.8V。 3. 对于SCLK和CLK的相位一致性，手册中提到了几个比例关系。1:4之后，可以尝试1:8。外部时钟CLK为25.6MHz时，按比例计算SCLK可能带有小数。在这种情况下，SCLK在这个比例附近应该是可以接受的。例如，1:4时，SCLK为6.4MHz，那么使用6MHz或7MHz应该是可以的。但是，为了确保最佳性能和稳定性，建议遵循手册中推荐的比例关系。 4. 相位偏差的保证通常依赖于硬件设计和时钟源的稳定性。为了确保SCLK和CLK之间的相位一致性，可以使用一个稳定的时钟源，并确保SCLK和CLK之间的时钟分配网络具有低延迟和低偏斜。此外，可以使用相位锁定环（PLL）或其他时钟同步技术来进一步减少相位偏差。在实际应用中，可能需要进行一些实验和调整以找到最佳的时钟设置。

2024-11-23 16:22:44 评论举报杨秀英