[问答]

CDCE62005掉电后重新上电会失锁，什么原因导致的？

问答对人有帮助，内容完整，我也想知道答案 0 我的CDCE62005能够正常配置和输出，但掉电后再重新上电，PLL_LOCK会变成锯齿状，不是稳定高电平了，输出频率也会不准确。这时我需要重新手动对VCO做校准才会恢复正常。但一旦掉电再上电又会失锁。这是什么原因呢？期待您的指点！ 0
2024-11-8 07:52:10　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答举报李燕相关推荐 • CDCE62005第0通道没有时钟输出 1910 • CDCE62005作为PLL需要外部输入时钟多少MHz? 661 • 每个DAC5681使用1片FPGA+cdce62005管理，4路同步输出时，用DAC5681的SYNC控制还是CDCE62005的SYNC信号控制？ 363 • CDCE62005是否可以同时产生1.25GHz、62.5MHz、33MHz？ 545 • CDCE62005供电流程和编程流程遇到的疑问求解 341 • EVM6670删除CDCE62002 1073 • CDCE62005如果需要输出1.25GHz的频率，是否需要输入1.25GHz的时钟？ 417 • 6678时钟设计 5059 • 可编程电阻器在掉电后重新上电会保持原来的电阻吗？ 591 • 请问HMC830高温下失锁是什么原因？ 3536 2个回答

答案对人有帮助，有参考价值 0 VCO校准您是配置的手动模式是吗？根据您目前遇到的现象，看了下VCO校准的介绍，寄存器加载到EEPROM后，上电后可以手动校准，也可以自动校准。那么目前debug的方法可以上电后读取下EEPROM的值，根据Table 39看是否有恢复到默认值的寄存器。另外，我看了下Figure17的流程图，上电后是需要进行VCO校准的，所以也建议您配置为自动校准，然后掉电重新上电看下，自动校准后是否能自动锁存。

2024-11-9 16:00:16 评论举报夏日余晖

答案对人有帮助，有参考价值 0 CDCE62005是一款高性能的数字锁相环（PLL）芯片，用于频率合成和时钟恢复。根据您的描述，掉电后重新上电会导致PLL_LOCK信号不稳定，输出频率不准确。这种情况可能是由以下几个原因导致的： 1. 电源问题：在掉电和重新上电的过程中，电源电压可能会发生波动，导致PLL芯片的工作状态不稳定。建议您检查电源电路，确保电源电压稳定且符合芯片的工作要求。 2. 时钟源问题：PLL芯片需要一个稳定的时钟源来锁定频率。如果时钟源在掉电和重新上电过程中发生变化，可能会导致PLL失锁。建议您检查时钟源电路，确保时钟信号稳定且符合芯片的要求。 3. 参考频率问题：PLL芯片需要一个稳定的参考频率来锁定输出频率。如果参考频率在掉电和重新上电过程中发生变化，可能会导致PLL失锁。建议您检查参考频率电路，确保参考频率稳定且符合芯片的要求。 4. 芯片内部问题：如果以上原因都排除了，那么可能是芯片内部的问题。这种情况下，您可以尝试更换一个同型号的芯片，看是否能够解决问题。 5. 配置问题：在掉电和重新上电过程中，芯片的配置可能会丢失。建议您在重新上电后，重新配置芯片，确保配置正确。 6. 环境因素：温度、湿度等环境因素可能会影响芯片的工作状态。建议您检查工作环境，确保环境条件符合芯片的要求。总之，要解决这个问题，您需要从多个方面进行排查和调整。希望以上建议对您有所帮助。

2024-11-9 17:27:59 评论举报 1652711011.026500