FX3作为同步Slave FIFO遇到的疑问求解

123 FX3 fifo

问答对人有帮助，内容完整，我也想知道答案 0 你好，在FX3作为同步Slave FIFO中，下图是同步读时序，图中红框的部分我有些疑惑：红框中说从地址到数据经历3个周期的时延，但我感觉这个说明是没有必要的啊！首先要将片选拉低，然后将地址放到地址总线上，或者片选拉低和给地址总线赋值在同一个时钟沿进行，或者一开始复位时就将地址赋给地址总线，我觉得这些都是可以的。就是说，我完全可以一开始将地址放到地址总线上，然后拉低片选，而这之后我可以等很多个时钟周期才拉低SLRD，只要保证SLRD拉低前，片选和地址都是有效的就行啊（也就是说从地址有效到数据可以远多于3个时钟周期），为什么这里要说明“3 cycle latency from addr to data”呢？我感觉这个描述是没有必要的。我理解的是，SLRD拉低之前，是要保证片选有效并且地址已被放到地址总线上的，从SLRD有效到数据到达经历2个时钟周期，但是从地址有效到数据到达则可以多于3个时钟周期（不是一定等于3个时钟周期），主要取决于SLRD拉低的时机，我完全可以在地址和片选有效后等10个时钟后期才拉低SLRD，这样从地址有效到数据到达就经历了10+2=12个时钟周期了，不是3个时钟周期。请问我理解的对吗？ 0 本主题由 Harmony技术专家于 2024-5-31 14:48 审核通过
2024-5-31 07:04:06　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × chm5 该类别下有 7 个回答。邀请回答 zhangminmin 该类别下有 6 个回答。邀请回答发烧友推温针该类别下有 6 个回答。邀请回答南中南该类别下有 6 个回答。邀请回答 uvysdfydad 该类别下有 6 个回答。邀请回答 denxinan 该类别下有 6 个回答。邀请回答敷衍作笑谈该类别下有 5 个回答。邀请回答哎呀2015 该类别下有 5 个回答。邀请回答费加罗该类别下有 5 个回答。邀请回答 efwedfd 该类别下有 5 个回答。邀请回答 hwp0415229 该类别下有 5 个回答。邀请回答 fanB 该类别下有 5 个回答。邀请回答好名字该类别下有 5 个回答。邀请回答 hzp_bbs1 该类别下有 5 个回答。邀请回答 HengDu 该类别下有 5 个回答。邀请回答新星之火12138 该类别下有 5 个回答。邀请回答红粉小Q猪该类别下有 5 个回答。邀请回答 kszdj113 该类别下有 5 个回答。邀请回答剪刀脚该类别下有 5 个回答。邀请回答 ht_liu 该类别下有 4 个回答。邀请回答举报 youyoulan 相关推荐 • 怎么使用FX3 DVK与FPGA板在slave FIFO同步模式下通信 1561 • 怎么在固件中配置FX3，以便在Slave-FIFO接口中使用它 2062 • 我对AN84868 FX3配置FPGA的问题 3694 • FX3与FPGA的连接线中是否可以省略地址线？ 193 • 请问FX3的功耗标准是什么？ 1106 • FX3同步从设备FIFO读取时增加2个字 1267 • 怎么使用FX3 GPIF-II的同步从设备FIFO写模式 2150 • FPGA不能同步地从FX3接收FS3中的数据 2981 • 怎么在FX3和FPGA之间共享数据 2527 • 怎么使用SPI配置FPGA然后启用32位从设备FIFO 2857 2个回答

答案对人有帮助，有参考价值 0 是的,如果RD信号拉低的晚,就读取数据的晚,这3个时钟的延时指的是最小延时,即从地址线采样后到数据最少会有3个时钟延时

2024-5-31 14:44:29 评论举报康沧鹤

答案对人有帮助，有参考价值 0 您好！关于FX3作为同步Slave FIFO的同步读时序，我理解您的疑问。在同步Slave FIFO中，确实需要一定的时延来确保数据的稳定性和可靠性。红框中提到的3个周期的时延是为了确保在SLRD拉低之前，片选和地址已经稳定。虽然您提到了可以在片选拉低之前将地址放到地址总线上，但这样做可能会导致数据的不稳定。因为在片选拉低之前，地址总线上的数据可能还没有完全稳定，这可能会导致读取到错误的数据。同步Slave FIFO的时序要求是为了确保数据的准确性和可靠性。在实际应用中，我们需要遵循这些时序要求，以避免潜在的问题。当然，具体的时序要求可能会因不同的硬件和设计而有所不同，因此在设计时需要参考相关硬件的数据手册和设计指南。总之，虽然您的想法在某些情况下可能是可行的，但为了确保数据的稳定性和可靠性，遵循同步Slave FIFO的时序要求是非常重要的。希望这能帮助您解决疑问！

2024-5-31 16:21:02 评论举报李华