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FPGA的reset信号需要加什么SDC约束呢？

2006 FPGA开发板

问答对人有帮助，内容完整，我也想知道答案 0 FPGA的reset信号需要加什么SDC约束呢？ 1
2023-4-23 11:38:24　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报郑成枝相关推荐 • 请问时序约束文件SDC支持哪些约束？ 345 • 如何在FPGA设计环境中加入时序约束？ 1802 • 请教在fpga中应该怎样加约束？ 3021 • FPGA里面关于时序约束的问题。。求大神指导 6809 • 源同步的约束该怎么加？ 3788 • 关于时序约束，该怎么开始？ 10964 • 请教时序约束的方法 3246 • 怎样通过约束文件增加输入信号的延时？ 1907 • 对哪些信号需要进行FPGA时序上的约束啊？ 2228 • 请问有EVAL-AD5546SDC评估板与FPGA连用的程序可以借鉴吗 1506 1个回答

答案对人有帮助，有参考价值 0 不管是什么FPGA，其实RESET线上的延时都是需要考虑的。设计错误会引起低概率的功能错误。简单来说，RESET路径和平时的逻辑路径稍有不同。它一般可以忍受复位脉冲晚几个周期到达，也就是说从PIN到寄存器的绝对延时是可以放宽的；但是大多数设计，特别是有状态机的设计，会需要置位信号同时到达，以便所有寄存器同时开始工作，如果这点不能满足，那么状态机可能出错。因此我们可以用一些约束对这样的要求来做一些时序上的宽松处理，而不需要像普通脉冲信号一样要求一个时钟周期内就到达所有fanout。给RESET直接设置False Path的设计一来是对这种低概率的逻辑错误不是很关心，比如使用环境中允许错误后重新启动一下，那么也就可以放宽要求了。二来设计一个好的复位逻辑时序和约束并不是很简单，所以当时序不能满足的时候，人们看到有人set_false_path的设计一样工作，也就跟着学了。

2023-4-23 11:38:39 评论举报张静