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我使用 STM32G474QE 上的 PB4 引脚作为普通 GPIO 输出。外部负载为 ~20kOhm 至 GND。
在没有任何进一步初始化的情况下重置后有一个奇怪的行为: 1. 好像是一个<10kOhm的内部上拉把输出拉高 2. 另一个由PA10 控制的下拉电路似乎将PB4 拉低。 从 2nd 开始的下拉行为在手册中被描述为“电池耗尽支持”并且应该是可以解释的: "复位后,可以在PB6,PB4(UCPD1_CC1,UCPD1_CC1, UCPD1_CC2)。PB6 (UCPD1_CC1) 上的下拉由 PA9 (UCPD1_DBCC1) 上的高电平激活。下拉 PB4 (UCPD1_CC2) 由 PA10 (UCPD1_DBCC2) 上的高电平激活。这种下拉控制(死电池支持 UCPD 外设)可以通过设置 PWR_CR3 寄存器中的位 UCPD1_DBDIS=1 来禁用。PB4、PB6有UCPD_CC 它实现了一个内部下拉电阻器(5.1kΩ)的功能,该电阻器由上的电压控制 UCPD_DBCC 引脚(PA10、PA9)。UCPD_DBCC 引脚上的高电平激活 UCPD_CC 引脚上的下拉。这 可以通过使用 UCPD1_DBDIS =1 位(USB Type-C 和电源传输死机)消除 CC 线上的下拉效应 电池禁用)在 PWR_CR3 寄存器中。” 在初始化期间使用 UCPD1_DBDIS 禁用此功能后,PB4 仅通过任何内部上拉电阻被驱动至高电平。 只有当 PB4 也配置为 GPIO 输出时,它才具有正常行为。 因此,此引脚在复位和 IO 初始化之间有一些中间状态,会对外围组件产生不良影响。 手册在选项字节中提到了 PB4 上的进一步上拉,但它在 STM32G474QE 中没有影响: Bit 22 PB4_PUPEN:PB4 上拉使能 0:USB 供电-电池电量耗尽/TDI 上拉已停用 1:USB 电力传输因电池电量耗尽而禁用/TDI 上拉已激活 注意:仅适用于 4 类设备(否则保留) PB4 似乎有任何问题,重载的功能不允许正常使用。 如果有人能解释一下为什么 PB4 在复位后会在内部拉高,我将不胜感激? |
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1个回答
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我认为 PB4 的这种行为不是 STM 有意设计的,并且可能是当前芯片修订版中的错误。
根据勘误表,PB4 上的 NJRST 功能也无法正常工作,只有较新的“4 类”设备 STM32G491/4A1 显然在选项字节中具有额外的 PB4_PUPEN 位。 现在,我已经通过在 PA10 上添加一个外部下拉来强制解决我的应用程序中的问题,以避免在初始化期间控制 PB4 的浮动输入。 也许在 STM32G4xx 系列上指出 PB4 的这个问题可以帮助其他用户避免在设计中已经存在的相同问题...... |
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