[问答]

MAXPLUS2 要得到一个周期20ns的时钟信号

5731 时钟

问答对人有帮助，内容完整，我也想知道答案 0 我的程序和仿真都没有问题，但是仿真的时候，发现软件默认的周期是200ns，我想要得到周期20ns的应该怎么设置? 先谢谢给位前辈了{:soso_e183:}！！ 0
2012-5-5 15:10:02　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 2013crazy 该类别下有 11 个回答。邀请回答 bobo 该类别下有 10 个回答。邀请回答飞飞11111 该类别下有 6 个回答。邀请回答 gvxiaot 该类别下有 5 个回答。邀请回答蜗牛该类别下有 5 个回答。邀请回答 wotan117 该类别下有 5 个回答。邀请回答 xiaoyunvsmm 该类别下有 4 个回答。邀请回答 allegro9527 该类别下有 4 个回答。邀请回答 hyh0512 该类别下有 4 个回答。邀请回答 qhg20360 该类别下有 3 个回答。邀请回答逸興遄飛该类别下有 3 个回答。邀请回答三月风该类别下有 3 个回答。邀请回答 32331 该类别下有 3 个回答。邀请回答 hwyy 该类别下有 3 个回答。邀请回答 jf_68086148 该类别下有 3 个回答。邀请回答 xudingzi 该类别下有 3 个回答。邀请回答长天一色33 该类别下有 3 个回答。邀请回答 douyin8 该类别下有 3 个回答。邀请回答 492228993 该类别下有 3 个回答。邀请回答杰lovc 该类别下有 3 个回答。邀请回答举报犀利哥相关推荐 • MAXPLUS2默认周期如何设置？ 3467 • 【verilog每日一练】Testbench的时钟信号的产生 3046 • maxplus2 中出现这个错误，我要怎么改？ 1881 • 第一个VHDL代码无法编译通过，求大侠帮助编译 2984 • 使用maxplus2编译时出现了错误！求高手解答！ 4285 • AD7606B时序中FRSTDATA引脚偶尔会没输出怎么解决？ 263 • FPGA实战演练逻辑篇49：基本的时序分析理论2 3306 • IS61WV5128BLL 这个SRAM读写能否到10ns以内？ 4800 • 【verilog每日一练】Testbench的仿真时间单位和仿真精度 3434 • 双时钟速率SRAM设计 1517