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本帖最后由 qinzi0319 于 2013-6-1 16:39 编辑
我刚刚安装了maxplus2，然后写了一个简答例子，是写的vhd的文件，但是在在编译的时候却出现了错误！ 但是我使用编写gdf文件，编译的时候又不会出错误。我在网上下载了实例，也是这样的！不知道是什么原因！
代码忘记贴了，不好意思！ 就是写的一个简单的与门！ module yumen(in1,in2,out1); innput in1,in2; output out1; wire in1,in2,out1; assign out1=in1&in2; endmodule 
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有没有哪位遇到过这种情况！知道的话就告诉一下小弟呀！
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2013-8-1 08:49:53
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貌似用的是用verilog写的模块用VHDL编译器去编译的。
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2013-8-2 16:02:14
评论
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