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一个简单的计数器代码,如下,因为没有采用reset输入信号进行复位,所以在rtl仿真时,无法确定cnt的初始值(仿真图上可以看到红色波形),请教大家有没解决方法?工程为quartusII 13.1+modelsim.
verilog代码,testbench代码和工程文件如下
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1个回答
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a.test_cnt_1赋初值16'h5a00,时钟开始计时之后在初值基础上累加;
b.test_cnt_2未赋初值,时钟开始计时之后为不定态; c.如果是实际上板运行,test_cnt_2的不定态是一个具体的随机值/固定值,会累加。
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