[问答]

一个关于QSYS SDRAM的时序约束问题

问答对人有帮助，内容完整，我也想知道答案 0 请问调用QSYS SDRAM控制器出现这种时序问题的原因是什么？像这种出现在IP核内部的问题不知道该怎么解决好，是因为外部逻辑没搭建好还是某些地方细节没注意？ [url=][/url] 0 QQ图片20210125142803.png (112.38 KB, 下载次数: 0) 已退回10积分
2021-1-25 14:33:03　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报张仁凤相关推荐 • 请教时序约束的方法 2991 • 请教时序约束中offset问题 3478 • 关于时序约束的文件 2624 • 请问怎么去控制qsys搭建的SDRAM这个ip核 1301 • 关于时序约束，该怎么开始？ 10543 • 请问时序约束文件SDC支持哪些约束？ 128 • 如何利用SDRAM控制器设计一个方便使用的内存时序测试软件工具？ 1067 • SDRAM的基础知识和操作时序 1328 • 对哪些信号需要进行FPGA时序上的约束啊？ 2085 • 求时序约束设置 2469 1个回答

答案对人有帮助，有参考价值 0 QSYS我用的不熟练，但是思路还是对的： 1.问题表现是SETUP/HOLD时间不足，即时序违例。 2.通常产生原因主要有两个： 2.1.跨时钟域信号没有处理好。此种情况根据代码/Block_Design可以查看出来。从你截图看大概率是ram的读写存在跨时钟域问题。解决办法请百度，简单来讲是打拍/FIFO等。 2.2.物理区域跨度太大。此种情况相对少见，通常情况下也是使用打拍/FIFO的方法，增加缓存调整时序。复制代码 //------ 水平有限，目前只遇到过这两类情况。

2021-1-25 15:53:08 3 评论举报卿小小_9e6 3 条评论张仁凤 2021-1-25 16:58 谢谢您的答案。这边跨时钟也都是同频不同相的时钟，而且跨时钟域数据的传递中间是有用FIFO或者RAM的，除了极个别的需要过多个周期才用到的之外，这种在我看来应该是没什么影响的吧（不知道对不对），所以我就把这条路径给false掉了，这样还会有影响吗？赞回复举报卿小小_9e6 回复张仁凤： 2021-1-25 18:59 对于确认的信号，可以false。赞回复举报张仁凤回复卿小小_9e6： 2021-1-26 09:29 嗯咯，应该是还有什么其他原因吧，害，这种问题对于我这种小白来说就很难赞回复举报