如何利用SDRAM控制器设计一个方便使用的内存时序测试软件工具？

1068 MPEG-2 SDRAM

问答对人有帮助，内容完整，我也想知道答案 0 本文利用C-NOVA公司数字电视MPEG-2解码芯片AVIA9700内置的SDRAM控制器所提供的时序补偿机制，设计了一个方便使用的内存时序测试软件工具，利用这个工具，开发测试人员可在以AVIA9700为解码器的数字电视接收机设计和生产中进行快速诊断，并解决SDRAM的时序问题。 0
2021-6-7 06:19:01　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答举报王若峰相关推荐 • 请问用什么方法去测试SDRAM控制器的性能？ 1126 • SDRAM的基本工作原理是什么？怎么实现SDRAM控制器？ 1364 • 如何使用Verilog实现基于FPGA的SDRAM控制器？ 1311 • 如何去设计并实现一种SDRAM控制器？ 1297 • 请问怎样去设计DDR SDRAM控制器？ 933 • 高速SDRAM控制器的视频有哪些？ 1153 • 请问怎样去设计一种内存映射型LCD控制器？ 798 • 分享一款不错的SDRAM通用控制器的FPGA模块化设计方案 650 • 一个关于QSYS SDRAM的时序约束问题 2230 • 分享一种不错的通用SDRAM控制器FPGA模块化解决方案 824 1个回答

答案对人有帮助，有参考价值 0 　　在高速数字视频系统应用中，使用大容量存储器实现数据缓存是一个必不可少的环节。SDRAM就是经常用到的一种存储器。　　但是，在主芯片与SDRAM之间产生的时序抖动问题阻碍了产品的大规模生产。在数字电视接收机的生产实际应用中，不同厂家的PCB板布线、PCB材料和时钟频率的不同，及SDRAM型号和器件一致性不同等原因，都会带来解码主芯片与SDRAM间访问时序的抖动问题。　　本文利用C-NOVA公司数字电视MPEG-2解码芯片AVIA9700内置的SDRAM控制器所提供的时序补偿机制，设计了一个方便使用的内存时序测试软件工具，利用这个工具，开发测试人员可在以AVIA9700为解码器的数字电视接收机设计和生产中进行快速诊断，并解决SDRAM的时序问题。　　数字电视系统　　SDRAM时序控制　　AVIA9700内集成了一个SDRAM控制器，该控制器提供一套完整的SDRAM接口。AVIA9700与SDRAM接口中的控制线、地址线和数据线都同步在MCLK时钟上。图1是用两片16位SDRAM组合形成32位数据线的典型连接示意图。　　　　图1 SDRAM与AVIA9700典型链接示意图　　SDRAM控制线　　正确读写时序条件　　AVIA9700解码芯片访问SDRAM的时序如图2所示。　　　　图2 AVIA9700访问SDRAM时序示意图　　要正确访问SDRAM，建立时间和保持时间很关键。建立时间在触发器采样之前，在这段时间，数据必须保持有效的时间，否则会产生setup violation；保持时间在解发器开始采样之后，数据必须保持有效的时间，否则会产生hold violation。因此，要正确读写SDRAM的时序条件，需要满足以下两个公式：　　SDRAM_Setup_time_min 　　　　图3 SDRAM时序测试统计图　　这里，补偿参数的选择原则是，组合值需要在测试图中无错区域的中心，且距离边界大于25。　　结语　　通过实验发现，在高速数字系统设计中，通过SDRAM控制器来补偿布线延时可以很好地解决SDRAM时序问题。

2021-6-7 14:46:54 评论举报张林锋