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[问答] 请问可以以10 GHz CLOCK速率输出数据吗?
76 xilinx FPGA
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亲爱的大家,
我是模拟IC设计师,对FPGA知之甚少。
我需要测试芯片
我想问一下是否有人能帮助我弄清楚是否有可能找到FPGA来满足我的要求。
非常感谢你!
我的要求如下:
我有一组数据(约43Mbits)。
数据宽度为4位。
我需要先将数据从计算机上传到FPGA的内部存储器,然后以10GHz的时钟频率输出数据。
有可能这样做吗?
我通过“7系列FPGA GTX / GTH收发器用户指南”扫描,发现“7系列FPGA GTX和GTH收发器是高能效收发器,支持GTX收发器的线速率从500 Mb / s到12.5 Gb / s和13.1
GTH收发器的Gb / s。“
这是我可以使用的吗?
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2020-8-28 13:22:46   评论 分享淘帖 邀请回答

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3个回答
收发器当然可以以超过10Gb / s的速度输出数据。
它们无法正确地执行4位宽的流 - 它们被设计为单独的串行通道(当然,您可以将数据分成四个1位通道并在另一端重新组合它们)。
主要限制是转换器仅支持一种I / O标准CML。
如果你正在测试的芯片需要单端信号,这将无法工作(我不确定任何东西都能产生10GHz的单端信号)。
2020-8-28 13:34:38 评论

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Hiu4223374,
谢谢你的回复!
1.“将数据拆分成四个1位通道”确实是我所说的。
我的问题是:我能用完全相同的时钟为四个1位通道提供时钟吗?
FPGA的内部存储器是否支持如此高的读操作速度?
对于每个通道,我需要10Gb / s的恒定数据速率。
它需要透明,没有任何编码/信令。
我只需要传输原始数据。
是的,被测芯片的输入是CML。
我担心的是:我可以编程FPGA的收发器电压摆幅,使其达到350mV吗?
谢谢。
2020-8-28 13:42:56 评论

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1. GT输出没有准确计时。
串行收发器具有嵌入式时钟,因为源同步时钟在这些频率下发生故障。
如果绕过TX缓冲区,则规范之间的规格是400 ps偏斜。
很难但是可以手动将输出与相位插补器同步,这对于实验室测试来说可能是可行的。
2. TX摆幅可通过TXDIFFCTRL端口控制,参见该端口的UG描述。
--------------------------------------------------
--------------------------不要忘记回复,不要接受作为解决方案-----------
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2020-8-28 14:01:36 评论

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