[问答]

请问有什么IC可以为数据缓冲器ADCLK925提供2.5GHz的时钟呢？

问答对人有帮助，内容完整，我也想知道答案 0 本人想使用AD9915设计一个150MHz~1000MHz的信号源，希望相位噪声和杂散指标比较好，相位噪声-100dBc/Hz@100Hz offset,-120dBc/Hz@10KHz offset。按照AD9915的datasheet描述，做到该指标，相对比较轻松。但是却遇到几个问题：第一：按照datasheet描述，想要达到较好的相位噪声，必须关闭AD9915的PLL，使用一个外部的2.5GHz的REF CLK，请问一下怎么实现这个外部的2.5GHz的REF CLK？按照Demo的电路图，REF CLK是通过数据缓存器ADCLK925提供，但是有什么IC可以为数据缓冲器ADCLK925提供2.5GHz的时钟呢？第二：REF CLK的相噪如果不够好的话，AD9915输出的相位噪声会好吗？REF CLK的相位噪声要达到什么指标，AD9915的输出信号的相位噪声能达到-100dBc/Hz@100Hz offset,-120dBc/Hz@10KHz offset？第三：查找了一下资料，发现有两种方式可以提供AD9915的REF CLK时钟，一种是VCO，一种是ADI AD95xx系列的时钟发生器，不知道那种方式提供REF CLK会更好？ 0
2018-10-8 10:49:31　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答举报张帅相关推荐 • 请问为什么隔直电容对ADCLK925的输出会产生这么大的影响？ 4686 • 关于ADCLK925的应用 1439 • ADCLK925调试阻抗不匹配 2247 • 请问ADCLK925无输出是什么问题？ 4302 • 请问ADF4351输出可以直接接到两个DAC的CLK输入端吗 3953 • 请问怎么设计一种2.5GHz WiMAX低噪声放大器？ 1645 • 可以直接将时钟缓冲器的输出连接到HR库吗？ 2524 • 如何进行时序收敛，即如何确保生成的内核工作在2.5GHz 1835 • 请问怎样去设计一个灵活的时钟缓冲器？ 1935 • CX3中使用的最高时钟频率是多少 2506 1个回答

答案对人有帮助，有参考价值 0 Link.kang, 1. 首先请明确： [email=-100dBc/Hz@100Hz]-100dBc/Hz@100Hz[/email] offset 和[email=-120dBc/Hz@10kHz]-120dBc/Hz@10kHz[/email] offset是对整个频率范围150MHz~1GHz的要求? 因为有20logN的关系存在，1GHz输出要比150MHz输出相位噪声高出20log(1000/150)=16.5dB。 2. AD9915数据手册Figure19给出的内部PLL带宽在20KHz左右，若将内部PLL的环路带宽调整为300kHz以上，可以优化10kHz的相位噪声。 3. REF CLK的相噪不好，AD9915的输出相噪也不会好，因为内部的PLL对参考的去抖功能非常有限，对参考来说，PLL只能滤环路带宽以上的噪声。AD9915的应用应该是这样的：REF 来自于晶振（XO，TCXO 或者OCXO） 4 请明确你的频点要求，我们再继续讨论。 Yiming

2018-10-8 10:57:03 评论举报李淑嘉