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官网例程中
收发通路的时钟分别是BPLL，ADC_CLK， R2_CLK，R1_CLK，CLKRF_CLK和RX_sample_CLK。 1）请问数据速率，DAC时钟，采样率和发送滤波器速率的关系？ 非常感谢解答，已经被考虑不通 的问题愁死了 
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您好！请您参考数据手册和参考文档，关于AD9361的内部结构。发射端，数据在FB_CLK的时钟下输入到AD9361，然后再进行插值，插值率可以设置为1,2,4,8，然后将数据送给DAC，因此，数据速率乘以插值率等于DAC的时钟频率；DAC的时钟频率是由BBPLL分频而来。接收端类似。
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