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[问答] 在Kintex-7设计中使用PCIE IP核,userclk显示不一样的原因?
44 xilinx Kintex-7
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我在Kintex-7设计中使用PCIE IP核。
从IP示例中,模拟在MMCM user2输出处显示125Mhz。
我使用相同的核心,但在我的设计中它显示62.5Mhz。
两个设计之间的输入在100Mhz时是相同的,但是ser时钟不是。
这是我衡量的
IP示例
clkIN = 100mhz
clk0 = 125
clk1 = 250
clk2 = 125(userclk)
我的设计
clkIN = 100mhz
clk0 = 125
clk1 = 250
clk2 = 62.5(userclk)
我甚至没有触摸IP,但userclk是不一样的?
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2020-8-28 13:41:38   评论 分享淘帖 邀请回答

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1个回答
这是KC705主板吗?
还是其他一些董事会?
检查运行日志以构建您正在使用的比特流。
检查IP内核实例化中的选项。
Austin Lesea主要工程师Xilinx San Jose
2020-8-28 14:01:35 评论

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