完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
你好@亨德利
你用的是哪个套餐？ 您是否为这些引脚分配了IO端口？ 如果是，则可以从“IO端口”窗口设置PULL TYPE。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 在原帖中查看解决方案 |
|
|
|
|
|
你好@亨德利
你用的是哪个套餐？ 您是否为这些引脚分配了IO端口？ 如果是，则可以从“IO端口”窗口设置PULL TYPE。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
|
|
|
|
|
|
|
|
|
|
|
你好@亨德利
修改PULL TYPE属性后，保存设计，然后工具将在目标XDC文件中写入约束。 如果项目中没有XDC文件，它会提示您创建一个。 要保存设计，请单击菜单栏下方的磁盘形状按钮，在下面的快照中突出显示 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2430 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
546浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
368浏览 1评论
1964浏览 0评论
683浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1690
评论
淘帖
749
