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[问答] FPGA IO和GND之间是否存在低阻抗路径?
60 xilinx FPGA
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嗨专家,
我有一个名为WAKEUP_N的信号,它有一个单独的上拉至3.3V辅助电压,总是3.3V,无论FPGA上电还是下电。
当FPGA断电时,WAKEUP_N会低吗?
FPGA IO和GND之间是否存在低阻抗路径?
如果我在FPGA中将此引脚设置为输入,输出或高阻,那么会有什么区别吗?
谢谢
克里斯
0
2020-8-6 10:07:49   评论 分享淘帖 邀请回答

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4个回答
你好@shuo_shuo
请检查这是否有帮助。
http://www.xilinx.com/support/answers/37347.html
https://forums.xilinx.com/t5/Spartan-Family-FPGAs/Unpowered-Spartan-6-IO-pin-state/td-p/278256
谢谢,维杰-----------------------------------------------
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一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。
2020-8-6 10:15:54 评论

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S_S,
3.3v将为该组的Vcco供电(当未配置时,银行需要大约2mA的电源才能通电。
由于4.7K是一个相当大的值,它不会得到2毫安,所以它最大可能介于0.5v和2v之间。
较强的上拉(较低值的电阻)会将其拉高,但总是低于3.3v的~0.5v。
在配置之前,引脚为三态。
DONE变为高电平后,引脚就是你编程的。
Austin Lesea主要工程师Xilinx San Jose
2020-8-6 10:25:29 评论

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如果Austin的答复还不完全清楚,那么7系列器件中每个IO引脚上的Vcco都有一个钳位二极管(与Spartan-6不同)。
为该组供电的路径通过该二极管。
此外,除了2 mA为电源组供电外,未供电的Vcco上的任何外部负载也会通过该路径吸收电流。
大多数有源元件在达到其内部逻辑的栅极阈值电压之前会消耗很少的电流,但是如果您的Vcco电源具有电阻负载(如电阻分压器)以提供Vref或戴维宁端接,那么它们会在较低电压下吸收电流,并且可能是
WAKEUP_N信号电压的限制因素。
由于此时未配置FPGA,因此不应该有流经该路径的电流流向同一存储体中其他IO的负载。
- Gabor
2020-8-6 10:33:19 评论

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嗨Gabor,
感谢您的进一步解释。
在我的主板上,这是我的FPGA中唯一一个由3.3V辅助电源供电的引脚,所以就像这个bank由3.3V-0.5V = 2.8V供电,因为电流受到4.7K电阻的​​限制,银行无法获得
2mA(我想银行可以使用2mA的最小电流工作),我发现在我的电路板中,WAKEUP_N始终为低电平,接近0V。
你能告诉我为什么它是0V而不是高Z吗?
顺便问一下,你能告诉我2mA意味着什么,银行的静态电流?
它在数据表中是1mA。
Thnaks
克里斯
2020-8-6 10:51:56 评论

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