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你好，
我目前在Nexys 4上配置了一个100 MHz时钟（clk），我正在尝试配置第二个4 MHz（clk_ctrlr）时钟，但是我在配置clk_ctrlr时遇到了困难。 我目前已经加载了Nexys 4 XDC约束文件，并且没有注释连接到引脚E3（100 MHz振荡器）的clk以及我需要的其他属性。 鉴于我正在使用Vivado（2014.2），我遵循了创建基本时钟约束视频指令。 以下是我采取的步骤： 1）在Synthesized Design内部点击：编辑时序约束。 2）单击创建时序约束图标 - >时钟 - >创建时钟。 3）输入：clk_ctrlr进入时钟名称。 4）打开：源对象。 单击查找，然后从我最顶层的模块中找到clk_ctrlr输入。 5）然后我点击绿色箭头将其移动到选定的名称框。 点击确定。 6）我设置波形（250 ns周期）。 我还检查了将这个时钟添加到现有时钟（没有覆盖）。 我点击确定，应用，保存约束，重新合成，运行implimentation，并尝试生成比特流。 然而，在运行implimentation时，我遇到了以下2个错误：“[Drc 23-20]规则违规（NSTD-1）”和“Drc 23-20”规则违规（UCIO-1）“同时指向clk_ctrlr为 唯一的问题端口（69个端口中的1个）。 我明白这意味着我需要设置IOSTANDARD和LOC，但我不确定如何设置时钟的LOC。 我在clk看了一下Nexys4_master.xdc的灵感，注意到它的PACKAGE_PIN是E3。 但是，E3直接连接到100 MHz振荡器。 因此，将相同的引脚分配给clk_ctrlr是没有意义的。 我想知道，我应该为clx_ctrlr为Nexys 4分配什么引脚？ 谢谢， 阿尔文 
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10个回答
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创建时钟功能是一种设计时序约束，它指示工具连接到网络的逻辑必须以定义的频率运行。
这不会在定义的频率上创建物理时钟。 您已指出您使用的电路板没有4 MHz时钟源，因此您必须从另一个可用的物理时钟中获取此频率。 最简单的方法是使用时钟向导IP内核。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 在原帖中查看解决方案 |
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听起来您想在设计中内部使用4MHz时钟，但不知何故将它连接到输出端口。
检查运行时钟向导时使用的设置以及如何在设计中实例化核心。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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因此，4 MHz时钟的目的是在控制台本身以100 MHz运行时向视频游戏控制器发送请求。
因此，我想通过4 MHz的PMOD引脚输出数据，所以我想在这个意义上我故意将4 MHz连接到输出端口。 这是不允许的？ 如果不是你会建议什么解决方案？ 谢谢 |
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您的原始帖子似乎对将时钟签名到IO位置感到困惑，但您的上一篇文章表明您计划使用板上的PMOD连接器，因此显然您应该使用其中一个引脚进行位置分配。
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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我确实为一块板上的PMOD连接器分配了一个串口。
如果你建议我需要分配给clk_ctrlr的引脚/ LOC也是我连接到串口的PMOD连接器，我不觉得这是如此明显，因为原始100 MHz时钟的LOC被分配给 一个引脚，E3，根据原理图是100 MHz内置振荡器。 鉴于您正在为振荡器分配clk，这个分配显然是有意义的。 但是，鉴于PMOD是IO引脚，我不太明白如何为clock_ctrlr分配PMOD引脚。 你能告诉我这是怎么回事吗？ 我将尝试这一点并更新接受这个解决方案，如果一切顺利。 谢谢， 阿尔文 |
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再一次，我对你的问题感到困惑。
如果您的游戏控制器需要4 MHz时钟输出，那么显然您需要将其分配给将连接到游戏控制器的IO引脚。 如果您不需要，则不应将4 MHz时钟定义为系统中的输出。 如果4 MHz时钟仅用于接口输入和输出，并且接口不需要，那么它不应该是您设计的输出。 您还提到的100MHz时钟是您设计的输入，由PCB上的振荡器提供。 我的理解是，这是4 MHz时钟的来源，MMCM将100 MHz分频为4 KHz。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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在顶级模块中，4 MHz时钟不应作为控制器的时钟。
它反过来控制信号（此信号请求数据）应发送到控制器的频率。 因此，在顶级模块中，4 MHz时钟从不分配给输出端口，只有以4 MHz运行的控制器的请求信号连接到输出端口。 但是，在看到原始的100 MHz clk也被指定为输入端口之后，我确实将4 MHz时钟分配给了我最顶层模块中的输入端口。 我在第一篇文章中详细介绍了4 MHz的配置方式。 我从来没有听说过MMCM，但我会深入研究它。 |
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鉴于我的问题似乎有些混乱，我会在这里澄清一下。
我的最终目标是创建一个4 MHz时钟，这使我能够以4 MHz的频率向控制器发送信号。 为了使用Vivado 2014.2创建第二个时钟，我打开了Synthesized Design - > Edit Timing Constraints - > Create Clock - >添加了我的规范。 完整步骤在我的第一篇文章中指定。 在我这样做之后，在我的约束XDC文件中，我可以看到我的另一个时钟： create_clock -add -name clk_ctrlr -period 250.0 -waveform {0 125} [get_ports clk_ctrlr] 当我尝试运行比特流时，我遇到以下2个错误：“[Drc 23-20]规则违规（NSTD-1）”和“Drc 23-20”规则违规（UCIO-1）“。 所以我对上面列出的最终目标的意思是尝试让这两个错误消失。 通过将IOSTANDARD设置为LVCMOS33，我能够让DRC 23-20 NSTD-1消失。 但是，我不知道如何处理DRC 23-20 UCIO-1。 它声明我需要将它分配给某个LOC并查看XDC文件中现有的100 MHz时钟，我看到它被分配给一个引脚E3，它对应一个100 MHz振荡器。 鉴于E3是100 MHz引脚，这种引脚分配很有意义。 现在，我不知道为4 MHz时钟分配了什么引脚，因为没有板载4 MHz时钟，我可以很容易地预见到自己创建了各种其他时钟，因此我需要弄清楚如何正确配置另一个时钟。 |
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创建时钟功能是一种设计时序约束，它指示工具连接到网络的逻辑必须以定义的频率运行。
这不会在定义的频率上创建物理时钟。 您已指出您使用的电路板没有4 MHz时钟源，因此您必须从另一个可用的物理时钟中获取此频率。 最简单的方法是使用时钟向导IP内核。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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非常感谢，如果我遇到时钟向导IP核问题，我会在单独的帖子中提问。
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只有小组成员才能发言，加入小组>>
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