发 帖  
原厂入驻New
[问答]

Nexys 4(Artix7)时钟输出问题摆率的解决办法?

74 xilinx adc
分享
我在用户IO中输入时钟时遇到问题。
目前我需要为外部ADC生成一个幅度为3.3 V的24Mhz时钟,但是我的时钟不会达到0V,生成Vpp为2 V的时钟信号。我相信这个问题是输出的引脚转换速率没有问题
反应足够快。
时钟的频率越高,我的Vpp越低。
更甚至是高范围引脚我认为我不会有这种问题,所以我相信我做错了什么。
我使用100Mhz振荡器的Nexys4作为时钟源,之后使用时钟向导IP生成24 Mhz并按照xilinx文档的建议通过ODDR发送出去。
在VHDL下面的代码段:
clkn:clk_wiz_v4_4_0端口映射(CLK_IN1 =>时钟 - 100 MHz时钟源clk_out1 => scki_entrada - 24Mhz时钟输出clk_out2 => bck_entrada);
ODDR_in:Oddrgeneric map(DDR_CLK_EDGE =>“OPPOSITE_EDGE” - “OPPOSITE_EDGE”或“SAME_EDGE”INIT =>'0', - Q端口的初始值('1'或'0')SRTYPE =>“SYNC”) - 重置
类型(“ASYNC”或“SYNC”)端口映射(Q => scki_in - 24Mhz时钟输出C => scki_entrada - 24Mhz clockCE =>'1', - 1位时钟使能inputD1 =>'1', - 1 - 位
数据输入(正边沿)D2 =>'0', - 1位数据输入(负边沿)R =>'0', - 1位复位输入S =>'0' - 输入1位设置);
输出时钟引脚配置:
IOSTADARD = LVCMOS; SLEW RATE = FAST; PULL_TYPE = PULLUP; DRIVE_STRENGTH = 16; SITE = H1;
我在Xilinx文档和论坛中搜索了很长时间以寻找可能的解决方案,我发现一些帖子与我的问题有相似之处,但任何对我都无能为力。
欢迎任何反馈。
感谢您的关注。
抱歉我的英语不好。
0
2020-7-30 06:41:28   评论 分享淘帖 邀请回答

相关问题

3个回答
您应该能够生成一个40ns的时钟,并且在引脚上有正常负载时的设置没有问题。
你是如何连接外部ADC的?
您可能在驱动时钟的IO上有太多负载。
您可以尝试增加DRIVE_STRENGTH值,但可能是您的问题是外部的。
- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。
2020-7-30 07:01:12 评论

举报

你好muzaffer,
感谢您的帮助。
我在没有负载的情况下遇到这个问题。
我在Nexys板上测量PMOD连接器,在FPGA引脚上有一个200欧姆的电阻器。
2020-7-30 07:15:55 评论

举报

嗨,
我有一个类似的问题,我有一个nexys 3,我想通过一个基本的I / O端口输出一个25MHz的CLK信号(我希望你能说明我的英语不好)。
当我这样做时,我得到的是一个不完整(变形)的CLK信号。
因此,为了试图了解发生了什么,我放了一个较慢的CLK,比如2MHz,我用anoscilloscope注意到信号需要大约250ns进行整流。
(示波器不是问题)
(注意:这不是一个处理延迟问题,因为我把一个CLK反相输出只是为了使处理延迟无关紧要)
您或任何人都知道Nexys 3支持的最大频率是什么,用于发出信号?
我发现这是一个问题的原因,我必须做一个VGA控制器,我需要使用25MHz频率的一些信号,并有这个问题我什么也做不了。
请帮帮我,谢谢。
2020-7-30 07:26:22 评论

举报

只有小组成员才能发言,加入小组>>

116个成员聚集在这个小组

加入小组

创建小组步骤

关闭

站长推荐 上一条 /7 下一条

快速回复 返回顶部 返回列表