如何正确约束数据路径的延迟？

嗨，
我在FIFO存储器中写入一些数据时遇到了麻烦。
目前，我正在使用Artix 7（XA7A100T-256-3），并使用Vivado 2014.2合成，实现和生成位文件。
在我的设计中，我使用FIFO生成器12.0（接口类型本机）生成了一个独立的时钟blocm RAMFIFO。
写时钟频率为200 MHz。
要写入的数据来自使用FIR编译器7.1生成的FIR滤波器。
我试图只写入选定的数据，所以我通过控制写使能信号有选择地将数据写入FIFO。
当我直接连接FIR滤波器的输出，并使用FIR滤波器输出的有效信号作为写使能时，它工作得很好。
但是，对于我的应用，我实际上需要在FIR滤波器的三个输出之间应用多路复用器，每个FIR滤波器由32位组成，并将多路复用器的输出馈送到FIFO的数据输入。
在这种情况下，事情并不完美。
选择信号来自我自己编写的模块（不是从IP生成的）。
在合成原理图中，我可以看到FIR滤波器的三个输出连接到LUT，LUT的输出连接到FIFO的数据输入。
其写使能信号也来自该模块。
我尝试过多次测试。
1. FIFO的数据输入连接到FIR的输出（没有使用LUT实现的多路复用器）。
写使能信号从用户定义的模块馈送。
- >工作正常。
2.三个FIR滤波器的输出被多路复用，然后根据需要连接到FIFO。
FIR滤波器的输入固定为常数值。
- >工作正常。
3.三个FIR滤波器的输出被多路复用，然后根据需要连接到FIFO。
FIR滤波器的输入不固定为恒定值，动态变化。
- >不行。
我可以看到一些带有大量噪音的原始信号（以ramdom方式）。
我基本上怀疑这个多路复用数据路径没有正确关闭时序，因为FIR滤波器的输出（在DSP模块中的Artix 7物理布局？）必须前往CLB（实现用户定义的模块）和阻塞RAM（
其中实现了FIFO），而不是直接从DSP块到Block RAM。
4.我也试过内置FIFO而不是块RAM FIFO，我没有尝试过分布式RAM - >不工作
5.我还尝试以延迟方式选通写使能信号，使32位数据路径有足够的时间到达FIFO - >不工作
6.我尝试了不同的实施策略，特别注意时间 - 它们都没有工作。
另外，我在verilog代码中实现多路复用的方式如下
分配DATA_OUT =（strobe_ch [0]）？
DATA_IN [31：0] :( strobe_ch [1]）？
DATA_IN [63:32]：DATA_IN [95:64];
当然，strobe_ch [0]和strobe_ch [1]不会同时变高。
从而，
1.我想知道是否有人想要实现我想要实现的目标：多路复用输入到FIFO并使其正常工作。
（多路复用使用固定输入，但不使用不同的输入）。
2.或者是否知道如何正确约束数据路径的延迟？
我使用set_max_delay -from [FIR clock]到[FIFO数据引脚]，但它没有做任何更好的事情。
3.强制FIFO时钟中的定时队列？
用于FIFO时钟的时钟已经是时序约束，但是.. FIFO的XDC显示其读写时钟有100MHz而不是200MHz，我似乎无法改变它们。
任何建议或建议将不胜感激。