[问答]

从寄存器时钟引脚到输出焊盘的路径上有大的负延迟，请问应该如何解决？

问答对人有帮助，内容完整，我也想知道答案 0 我的设计上的几个输出有很大的松弛。时钟受约束，输入和输出约束设置为2ns。但是，如附图中所示，从syncxDP_reg / C（FDRE寄存器的时钟引脚）到输出，我得到了很大的延迟。路径中没有逻辑，因为原理图显示并在输出无效之前添加另一个寄存器。附加的楼层规划图像显示路径信号。这种大延迟来自哪里？以上来自于谷歌翻译以下为原文 I have a large slack on several outputs on my design. The clock is constrained and the input and output constraints are set to 2ns. However I get a huge delay, as show in the attached image, from syncxDP_reg/C, which is the clock pin of the FDRE register, to the output. There is no logic in the path, as the schematic shows and adding another register before the output had no effect. The floor-planning image attached shows the path signal. Where is this large delay coming from? 0
2018-10-31 16:16:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报刘秀英相关推荐 • 为什么使用输出寄存器可以提高性能？ 988 • 如何使用IOB_FF的输出来提供由相同时钟计时的移位寄存器？ 1994 • FPGA实战演练逻辑篇52：基本时序路径 3033 • 怎么查看ClkOut的延迟？ 1316 • 如何在FPGA设计环境中加入时序约束？ 1781 • 有没有办法约束寄存器输出和BUFGCTRL的输入（I0 / I1）之间的路径？ 2174 • AD自己做封装时，比如stm32,144引脚，知道尺寸，焊盘比实际尺寸应该大多少合适？ 9569 • 请问QFP焊盘的空管脚是保持孤立还是接地？ 1803 • 请问spartan6能否支持驱动不同寄存器的时钟和数据的输入焊盘？ 1937 • Kintex 7输入IO焊盘和FF（片寄存器）之间的额外LUT是什么 1678 2个回答

答案对人有帮助，有参考价值 0 一个可能的原因是路由拥塞。要查看连接的真实路径，请按下图所示的图标：如果您的问题是路由拥塞（如示例所示，由于缺少路由资源，连接正在进行大循环），快速补救措施可以是取出Chipscope信号（如果您有）并重试布局和路由。 Avi Chami MScFPGA网站以上来自于谷歌翻译以下为原文 One possible cause is routing congestion. To see the real path of the connection press the icon as shown on the image below: If your problem is routing congestion (as shown in the example, where the connection is doing a big loop because of lack of routing resources), a fast remedy can be to take out Chipscope signals if you have any and retry place and route. Avi Chami MSc FPGA Site

2018-10-31 16:35:55 评论举报颜廷波

答案对人有帮助，有参考价值 0 这简直是一种不切实际的期望。当你说输出被限制为2ns时，这就是要求工具 - 通过IBUFG带来时钟 - 将它带到时钟缓冲器（似乎没有涉及MMCM或PLL） - 通过时钟树传播它 - 把它带到织物的触发器上 - 通过触发器传播 - 将输出路由到IOB - 并且（可能最重要的是）使用OBUF驱动真实世界的电路板负载你希望所有这些都能在2ns内完成。是不可能的。仅BUFG网络通常大到3ns（取决于器件），输出缓冲器延迟很大程度上取决于I / O标准，驱动强度和输出压摆率，但也很容易大于3ns。最后，如果你想要“更快”的输出延迟，一定要使用端口上的“IOB”属性将你的驱动触发器放在IOB中 set_property IOB TRUE [get_ports sync_hvx_DO] （但这不会足够接近2ns内的信号）。那么，你需要做什么？如果你真的需要在时钟后2ns输出，你需要用时钟开始做很花哨的事情...... Avrum 以上来自于谷歌翻译以下为原文 This is simply an unrealistic expectation. When you say the outputs are constrained to 2ns, this is asking the tool to - bring the clock in via an IBUFG - bring it to a clock buffer (It doesn't appear that there is an MMCM or PLL involved) - propagate it through the clock tree - bring it to a flip-flop in the fabric - propagate through the flip-flop - route the output to the IOB - and (probably most significantly) drive a real world board load with the OBUF You expect all of this to be done in 2ns. It is impossible. The BUFG network alone is often as large as 3ns (depending on part) and the output buffer delay depends greatly on I/O standard, drive strength and output slew rate, but can easily be greater than 3ns too. Finally, if you want "faster" output delays, be sure to place your driving flip-flop in the IOB using the "IOB" property on the port set_property IOB TRUE [get_ports sync_hvx_DO] (but this will not be anywhere near enough to get this signal out in 2ns). So, what do you need to do? If you really need an output 2ns after the clock, you need to start doing very fancy things with the clock... Avrum

2018-10-31 16:46:42 评论举报陈玉筠