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7系列FPGA似乎需要clk信号叫做PLL0OUTREFCLK和PLL1OUTREFCLK，看来
在通过PLL之前成为GTREFCLK。 根据UG482 7Series GTP收发器，这些时钟需要分别连接到PLL0REFCLK和PLL1REFCLK。 现在的问题是：我可以使用这些信号作为面料的时钟吗？ GT Wizzard将这些信号用作GT0_PLL0OUTREFCLK_OUT和GT0_PLL1OUTREFCLK_OUT。 我尝试直接使用它们并使用BUFR，BUFMR和BUFBUFG，但所有这些似乎都不可路由。 拥有一个不是由PLL生成的时钟而不需要FPGA上的额外时钟输入会很好。 那可能吗？ 最好的祝福和感谢任何信息， 彼得 
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7个回答
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结账图2-4。
似乎可以将外部refclk直接路由到pll0 / 1refclk引脚，并将它们作为txoutclk / rxoutclk从通道块输出到织物。 这是你想要的吗？ - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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彼得，嗨，这是不可能的。
您无法将PLL1OUTREFCLK驱动到fabric.Instead您可以使用TXOUTCLK / RXOUTCLK来驱动结构逻辑。请参阅http://www.xilinx.com/support/documentation/user_guides/ug482_7Series_GTP_Transceivers.pdfRegards的图2-4。 克里希纳 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 |
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HiKrishna，
谢谢您的回答。 当GTP复位时，IsTXOUTCLK是否稳定？ 我将TXOUTCLKSEL设置为TXOUTCLKPMA。 或者是否可以在结构中使用IBUFDS_GTE2？ 图3-20似乎表明这是可能的。 我问的原因是我的设计只有MGTREDCLK作为时钟源，并且希望有一个即使在GTP复位时也能保持稳定的时钟。 再次感谢， 彼得 |
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嗨克里希纳，
那IBUFDS_GTE2的ODIV2输出怎么样？ 图3-19表明可以选择在Logic中使用IBUFDS_GTE2输出， 和表2-1说明IBUFDS_GTE2的“ODIV2”可以使用“Hrow路由”路由到BUFG 你能解释一下这是否真的可能吗？ 怎么可能这样呢？ 只需在ODIV2和织物之间即时弹出BUFG似乎不会路由。 再次感谢你， 彼得 |
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通过ODIV通过IBUFDS_GTE2路由REFCLK的副本应该有效。
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在Artix设备中，IBUFDS_GTE2的ODIV2连接到哪个时钟元件？
我无法使用任何类型的时钟缓冲区（BUFR，BUFG和BUFMR无效） 在一本手册中，它表示它连接到BUFG_GT，但Artix设备中没有BUFG_GT？ 谢谢， 彼得 |
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更新：IBUFDS_GTE2的ODIV2通过BUFG路由到结构。
因此，该信号应该是一个稳定的时钟，不通过FPGA内的任何PLL，始终可用，独立于GTP复位，不应该吗？ 再次感谢， 彼得 |
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