Artix 7a100t-csg324-3上做一个测试设计失败的解决办法？

嗨，我正在Artix 7a100t-csg324-3上做一个测试设计。
该设计有两个时钟，两者的目标是250 MHz。与Vivaldo 2012.4一样，我的一个时钟为250 MHz，另一个为230 MHz。
它显示了我将要遇到的相同问题，因为它有点符合我的目标，我没有调查。我离开了几个星期，然后我决定升级并再试一次。
这次结果是~215 MHz和~193 MHz。
一个非常令人失望的下降。
我玩了一些指令但没有改变。
我唯一注意到的是它可能比以前更小了。有没有人像我在这里那样从这两个版本经历了大幅度的下降？无论如何，这次我看起来更好，我发现了一些奇怪的东西。
我有一个无符号的9 x 13位乘法器夹在两个寄存器之间，我只取一些输出位。
请参阅附带的简化代码片段。令我惊讶的是，这是最慢的元素。
因为它位于两个寄存器之间，所以我期望这些工具可以选择已经存在于DSP48中的rgisters。
查看时序报告，情况似乎并非如此，请查看DSP48的路由延迟。看起来工具已经决定将DSP48用作纯粹的组合元素并从一些寄存器路由到一些寄存器。
但是，这似乎与e7系列中的DSP48上的文档相矛盾：http：//www.xilinx.com/support/documentation/user_guides/ug479_7Series_DSP48E1.pdf参见图。
2.1和2.2。
根据他们的说法，似乎不可能将DSP48用作乘法器的纯粹组合元素：乘法器输出仅用于寄存器M（图2.1）。
实际上，看一下这个图表，它看起来像一个乘法器必须至少有一个双重reister。我看看IP生成器的乘数：http：//www.xilinx.com/support/documentation/ip_documentation
/mult_gen/v12_0/pg108-mult-gen.pdf遗憾的是，当设置pipeline_stages参数时，本文档没有显示寄存器的框图。
该工具说，如果pipeline_stages = 1，那么将注册eIP的输出。
这是否意味着，如果pipeline_stages = 2，则输入和输出都将被注册？
这应该允许我将我的示例中的寄存器p4，ff和p5移动到DSP48中的寄存器。感谢任何回复，Enzo
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timing.txt 5 KB