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嗨,
所以一般来说Vitex5或者说ISE设计输入支持网表作为输入源文件。 但是,在您的情况下,合成网表的目标FPGA是什么? 它是使用完全相同的FPGA合成的吗? 由于涉及原语并且那些是特定于家庭的,因此网表应该针对相同的FPGA。 提供有关现有网表的详细信息,包含的内容(即任何IP等)? 有关您尝试使用的流程的更多信息。 谢谢,佳日 |
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
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