[问答]

请问可以使用IDELAYCTRL“做正确的事”吗？

1551 soc

问答对人有帮助，内容完整，我也想知道答案 0 我的SOC设计包含来自不同来源的多个内核（例如Coregen，外部供应商，内部设计），其中一些具有IODELAYE1块。设计不断发展，我们有几个变化。通常，当我添加或删除核心时，或者甚至当工具产生位置变化时，我必须解决与过多或过少，或过度约束或约束不足的IDELAYCTRL相关的错误。有没有办法告诉ISE以某种合理的默认方式实例化和关联IDELAYCTRL，然后我可以回来调整它，如果我需要的话？谢谢，埃里克 0
2020-6-13 17:08:06　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报毕雅静相关推荐 • 如何使用iodelay_group示例的idelayctrl 15303 • 没有与IODELAY GROUP关联的IDELAYCTRL 15124 • 如何将ISERDES放在其他IO银行中？ 789 • 为什么工具不能直接进入IDELAYCTRL 2821 • 使用Artix7 200部件的大型设计怎么实现？ 791 • 请问是否可以使用ADP1621做隔离型DCDC的设计 1370 • 请问allegro自带的封装可以使用吗？ 2640 • 请问一下ARM处理器可以使用linux系统吗 8515 • SPARTAN-6 FPGA不支持ML605板 1220 • XUPV5-LX110T是否适用于DDR2的IODELAY设置？ 1391 1个回答

答案对人有帮助，有参考价值 0 是的，使用“IODELAY_GROUP”约束。检查下面的约束UG以获取有关约束的更多详细信息（顺便说一下，下载Xilinx Document Navigator以管理所有Xilinx文档）： http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_1/cgd.pdf andersoe写道：我的SOC设计包含来自不同来源的多个内核（例如Coregen，外部供应商，内部设计），其中一些具有IODELAYE1块。设计不断发展，我们有几个变化。通常，当我添加或删除核心时，或者甚至当工具产生位置变化时，我必须解决与过多或过少，或过度约束或约束不足的IDELAYCTRL相关的错误。有没有办法告诉ISE以某种合理的默认方式实例化和关联IDELAYCTRL，然后我可以回来调整它，如果我需要的话？谢谢，埃里克干杯，吉姆

2020-6-13 17:16:47 评论举报李林