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大家好,
我有一个使用Artix7 200部件的大型设计,该设计有超过100个输入,使用IDELAY2跨越8个库,根据这里的建议,我只需要为整个设计实例化1个IDELAYCTRL,我已经完成了它 工作得很好。 由于设计较大,编译设计通常需要一个小时左右,但有时需要更长的时间才能完成不符合时序的设计。 所以这里的逻辑步骤是每次进行更改时都进行增量编译。 这是问题发生的时候。 一旦设置为做公司。 编译时,Vivado最终会给出错误DRC 23-20,说IDELAYCTRL没有驱动程序并且崩溃了。 所以我可以继续的一种方法是删除公司。 汇编。 我试图手动实例化IDELAYCTRL,注意它在Place Report中使用了8个,对应8个bank,所以我实例化了8个并将它们锁定到一个银行,但是Vivado给了我一个错误,对 许多IDELAYCTRL不存在的影响。 我希望有人可以提供帮助,以便我可以使用此设计的增量编译,谢谢。 |
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19个回答
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你好@ hphung
您使用的是最新的vivado 2016.1吗? 在手动复制IDELAYCTRL后,您能告诉我们完整的错误消息吗? 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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嗨Deepika,
我正在使用Vivado 2015.3 这就是我实例化8个IDELAYCTRL的方法,只是在这里显示2: (* LOC =“IDELAYCTRL_X0Y0”)*)IDELAYCTRL IDLYCTRL_00(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X0Y1”)*)IDELAYCTRL IDLYCTRL_01(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1位输入:高电平有效复位输入); 我锁定IDELAYCTRL的8个库对应于使用IDELAY2的8个IO库。 Vivado在放置过程中给出错误: 错误:[DRC 23-20]规则违规(PLIDC-7)IDELAYCTRL DRC检查 - 设计有多个未锁定和未分组的IDELAYCTRL实例。 请实例化延迟控制器(如果延迟值允许,则使用现有的延迟控制器)并对延迟实例应用适当的IODELAY_GROUP或LOC约束,或者仅为设计实例化一个延迟控制器,而不存在任何IODELAY_GROUP或LOC约束。 涉及的实例是:Deser / IDLYCTRL_00Deser / IDLYCTRL_01Deser / IDLYCTRL_02Deser / IDLYCTRL_03Deser / IDLYCTRL_10 感谢您查看这个。 HPhung |
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你好@ hphung
你能在这里分享所有8个IDELAYCTRL的实例化吗? 谢谢, 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题? ? 如果没有,你应该在发布之前。 此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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你好@ hphung
看起来下面的代码中有一个拼写错误,在Y0之后有一个额外的支撑。 你可以修改它,如下所示,看看它是否有帮助。 (* LOC =“IDELAYCTRL_X0Y0”)*) 至 (* LOC =“IDELAYCTRL_X0Y0”*) 如果这不起作用,请尝试在XDC文件中指定LOC约束。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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啊哈,这是一个错字,谢谢你指出来。
我回去修改了所有的loc指令,这里是所有8个实例的修改版本: (* LOC =“IDELAYCTRL_X0Y0”*)IDELAYCTRL IDLYCTRL_00(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X0Y1”*)IDELAYCTRL IDLYCTRL_01(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X0Y2”*)IDELAYCTRL IDLYCTRL_02(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X0Y3”*)IDELAYCTRL IDLYCTRL_03(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X1Y0”*)IDELAYCTRL IDLYCTRL_10(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X1Y1”*)IDELAYCTRL IDLYCTRL_11(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X1Y2”*)IDELAYCTRL IDLYCTRL_12(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); (* LOC =“IDELAYCTRL_X1Y3”*)IDELAYCTRL IDLYCTRL_13(.RDY(),// 1位输出:就绪输出.REFCLK(CLK_201),// 1位输入:参考时钟输入.RST(rst)// 1 位输入:高电平有效复位输入); 不幸的是,Place过程仍然会出错,尽管与上次不同: 错误:[DRC 23-20]规则违规(PLIDC-1)IDELAYCTRL DRC检查 - 已发现IODELAY元素与IODELAY_GROUP'iodly_group_0'相关联,但没有与此IODELAY_GROUP关联的IDELAYCTRL。 HPhung |
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你好@ hphung
尝试将IODELAY_GROUP属性添加到IDELAYCTRL实例化。 见下面的快照(突出显示): 谢谢, 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题? ? 如果没有,你应该在发布之前。 此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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你好@ hphung
当您手动复制IDELAYCTRL时,不需要在设计中的IODELAY实例上设置IODELAY_GROUP约束,只需删除IODELAY实例上存在的IODELAY_GROUP约束并查看它是否有帮助。 如果您无法编辑RTL以删除约束,则可以在XDC文件中将IODELAY_GROUP属性值设置为空字符串。 set_property IODELAY_GROUP“”[get_cells iodelay_instance_name] 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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你好@ hphung
那有用吗? 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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嗨Deepika,
我不确定Vinay的最新建议是什么意思。 我不确定我和他们有什么关系。 我应该只有一个IDELYCTRL实例,并将100多个IO端口分组到oneIODELAY_GROUP中,并将唯一的实例锁定到thisIODELAY_GROUP吗? 或者我应该根据实际设计有8IODELAY_GROUPs,然后实例化8IDELYCTRL并将其中的每一个锁定到eachIODELAY_GROUP? 谢谢。 |
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你好@ hphung
您曾经提到过,当您只有一个IDELAYCTRL实例时,增量编译会出现一些问题,这是正确的吗? 请上传显示新错误的设计的post opt_design dcp(_opt.dcp位于.runs - > impl_1文件夹中)。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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我有机会运行Inc. Comp。,但是DCP文件太大(27MB)所以我必须将它分成2个较小的文件并且发送twiceto发送文件。
希望你能得到它们。 QBF_128_opt.part1.rar 15360 KB |
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你好@ hphung
我将发送ezmove pacakge,请将DCP作为单个文件上传。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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你好@ hphung
我没有使用您共享的DCP看到以下错误。 错误:[DRC 23-20]规则违规(PLIDC-1)IDELAYCTRL DRC检查 - 已发现IODELAY元素与IODELAY_GROUP'iodly_group_0'相关联,但没有与此IODELAY_GROUP关联的IDELAYCTRL。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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你好@ hphung
我尝试在你分享的DCP上运行place_design,这成功地完成了。 我认为只有增量的布局和路线才能看到错误。 你能通过ezmove分享你正在使用的参考检查点吗? 您可以使用相同的ezmove链接上传文件。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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