完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
电子发烧友论坛|
p,这听起来像是在使用旧版本的bitgen,它没有正确设置校正子,或者没有为LUTRAM或SRL正确设置掩码位。
为什么34个部分,而不是其他部分,指向不恰当地设置综合症的比特问题。 确保你在ISE版本中使用最新版本的bitgen(即11,使用最新版本的11等)。就个人而言,如果这是一个新的开发,我至少会在ISE 12, 现在完全支持V6,S6和7系列的SEU Monitor IP(自ISE 13起),自ISE 12起,V5支持xapp864。如果您有更多问题,请发送电子邮件至austin @ xilinx。 COM Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
只有小组成员才能发言,加入小组>>
3115 浏览 7 评论
3405 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2870 浏览 9 评论
3961 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
3055 浏览 15 评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
1324浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
1166浏览 1评论
/9
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-12-1 15:50 , Processed in 0.478104 second(s), Total 43, Slave 36 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191

淘帖
977
