完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
IuseArtix-7,35T器件并且对上电复位持续时间有疑问。 请帮助澄清以下内容： - 上电后，在我的设计中，VCCINT的上升时间为1mS，VCCAUX上升时间为1mS。 1mS + 1mS后，VCCO将在4mS内上升。 因此，在6mS或大约6mS结束时。 在5mS（从上电开始）之后，我想PoR将按照数据表（ds181＆amp; ug470）启动。我在帖子中读到FPGA将设置内部定时器然后倒计时以允许电压达到标称值。 在我的情况下，无论如何，三个导轨将在通电后6mS内上升。 考虑到这一点，请在PoR完成时告诉我。 DS181提到两个值，10 / 35mS（1mS斜坡）和10 / 50mS（50mS斜坡）。 请求您通过考虑上面提到的阻值率让我知道PoR的最小值/最大值是多少？ 这对时间至关重要，因为我必须估算PCIe端点的FPGA配置时间。 谢谢 - 巴布 
0
|
|
相关推荐
3个回答
|
|
|
当所有三个电源轨达到其阈值时，POR电路将释放，因此您应使用10/50 ms进行PCIe配置时间估算。
-------------------------------------------------- -------------------------------------------------- --------不要忘记回复，kudo，并接受为解决方案.---------------------------- -------------------------------------------------- --------------------------- |
|
|
|
|
|
嗨，
如上所述，我的所有电源轨都将达到6mS的阈值。 因此，参考UG470（v1.13.1）2018年8月20日，第86页 Tpor仅在最后一个轨道上升到阈值后开始。在这种情况下，如果考虑10 / 50mS那么总PoR是（10 + 6/50 + 6 mS）？ 此外，10 / 35mS适用时？ 该值来自DS181 .. 我已经附上了Ug470的PoR定时，供您参考。 谢谢 - 巴布 |
|
|
|
|
|
Xilinx无法为每个斜率时间提供准确的Tpor。
请注意，10/50是最小/最大范围。 您的情况不能达到1 ms的斜率，但您的情况在允许的范围[0.2,50] ms内，因此您的Tpor时间也将在此[10,50] ms范围内。要估计PCIe枚举时间，您需要 考虑最坏的情况，所以你应该使用50ms进行估算。 -------------------------------------------------- -------------------------------------------------- --------不要忘记回复，kudo，并接受为解决方案.---------------------------- -------------------------------------------------- --------------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2395 浏览 7 评论
2810 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2277 浏览 9 评论
3354 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2445 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
779浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
557浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
403浏览 1评论
1984浏览 0评论
702浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1516
评论
淘帖
2242
