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大家好...
我目前正在使用V-5,我尝试使用缓冲器来点击单端内部时钟(33MHz到Xilinx系统ACE CF:“U2”)并将时钟分配给I / O单端连接(J6: “N24”)。 我成功地合成了它,但点击“实施设计”后,我发现了2个错误报告,例如: 1.错误:位置:645 - 时钟IOB时钟组件未放置在最佳时钟IOB站点。 时钟IOB组件放置在现场。 如果IOB放置在主时钟IOB站点中,则时钟IO站点可以使用IO和时钟缓冲器/ GCLK之间的快速路径。 如果此次设计可接受此次优化条件,则可以设置环境变量XIL_PLACE_ALLOW_LOCAL_BUFG_ROUtiNG以将此消息降级为警告并允许您的设计继续。 阶段6.2(校验和:98a237)实时:布局器消耗的实时时间:1秒布局器消耗的CPU时间:1秒2.错误:包装:1654 - 时序驱动的打包阶段遇到错误。 需要你的帮助......,如何在V-5内部生成单端时钟? 非常感谢 知识是有益的,而不是记忆的...... |
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6个回答
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你好,
您可以参考XAPP462http://www.xilinx.com/support/documentation/application_notes/xapp462.pdf> 了解DCM的使用。 要设置环境变量,请检查此AR的WindowsXP部分.http://www.xilinx.com/support/answers/11630.htm 要使用时钟专用路由,请将其复制并粘贴到UCF中 PIN“fpga_0_Ethernet_MAC_PHY_rx_clk_pin.DELAY_ADJ.IBUF_OUT”CLOCK_DEDICATED_ROUTE = FALSE; 如果你看一下XAPP,你会理解第三个问题。 它们来自使用DCM的Clk。 问候 消息由raheelg编辑于08-25-2009 10:53 AM -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- 在原帖中查看解决方案 |
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你好,
有关Virtex-4的AR,但也应该类似于virtex-5。 http://www.xilinx.com/support/answers/21724.htm http://www.xilinx.com/support/answers/30355.htm 你可能想看看这个。 要生成内部时钟,您可以使用DCM。 问候 -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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你好hem_8030 ......
实际上我还不明白如何使用DCM ...... 1.“此错误表示该设计未使用Clock-IOB站点 驱动全局时钟缓冲区。 Clock-IOB站点具有专用路由 路由延迟减少的全局缓冲路径。 如果增加延迟与使用一般路由相关联 资源可以接受, 可以设置XIL_PLACE_ALLOW_LOCAL_BUFG_ROUTING环境变量以将此错误减少为警告:Windows SET XIL_PLACE_ALLOW_LOCAL_BUFG_ROUTING = 1“。 你能详细解释一下: - 如何使用clock-IOB ...... - 如何使用命令设置窗口:SET XIL_PLACE_ALLOW_LOCAL_BUFG_ROUTING = 1? 2.“这些示例可以直接在.ucf文件中使用,以覆盖此时钟规则。 如何在'.ucf'文件中设置这些命令..? 3.如用户指南(ug190.pdf)中所述,DCM提供9个时钟输出,具有特定的频率和相位关系 (CLK0,CLK90,CLK270等)。 如何使用这些时钟..? 我们是否应该将时钟引脚名称'clk'(我的编程中的源代码)更改为'CLK0'或'CLK90'等。? 非常感谢。 知识是有益的,而不是记忆的...... |
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你好,
您可以参考XAPP462http://www.xilinx.com/support/documentation/application_notes/xapp462.pdf> 了解DCM的使用。 要设置环境变量,请检查此AR的WindowsXP部分.http://www.xilinx.com/support/answers/11630.htm 要使用时钟专用路由,请将其复制并粘贴到UCF中 PIN“fpga_0_Ethernet_MAC_PHY_rx_clk_pin.DELAY_ADJ.IBUF_OUT”CLOCK_DEDICATED_ROUTE = FALSE; 如果你看一下XAPP,你会理解第三个问题。 它们来自使用DCM的Clk。 问候 消息由raheelg编辑于08-25-2009 10:53 AM -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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你好...
我现在明白了...... 谢谢你的问候。 -------------------------------------------------- ----------------------------------- // DCM_BASE:为了将此函数合并到设计中,// Verilog:需要在设计代码的主体中放置以下实例声明。 实例名称//声明:(DCM_BASE_inst)和/或// code:括号内的端口声明可以更改为正确引用和//:将此函数连接到设计。 未使用的输入//:和输出可能被删除或注释掉// // DCM_BASE:基础数字时钟管理器电路// Virtex-4/5 // Xilinx HDL语言模板,版本9.2i DCM_BASE#(。CLKDV_DIVIDE(2.0) ,//除以:1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5 // 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0或16.0 .CLKFX_DIVIDE(1),//可以是1到32之间的任何整数.CLKFX_MULTIPLY(4),//可以是2到32之间的任何整数.CLKIN_DIVIDE_BY_2(“FALSE”),// TRUE / FALSE以启用CLKIN除以 两个特性.CLKIN_PERIOD(10.0),//指定输入时钟的周期,单位为ns,范围为1.25到1000.00 .CLKOUT_PHASE_SHIFT(“NONE”),//指定NONE或FIXED的相移模式.CLK_FEEDBACK(“1X”),//指定 时钟反馈为NONE,1X或2X .DCM_PERFORMANCE_MODE(“MAX_SPEED”),//可以是MAX_SPEED或MAX_RANGE .DESKEW_ADJUST(“SYSTEM_SYNCHRONOUS”),// SOURCE_SYNCHRONOUS,SYSTEM_SYNCHRONOUS或// 0到15之间的整数.DFS_FREQUENCY_MODE(“LOW” “),//用于频率合成的低频或高频模式.DLL_FREQU 用于DLL的ENCY_MODE(“LOW”),// LOW,HIGH或HIGH_SER频率模式.DUTY_CYCLE_CORRECTION(“TRUE”),//占空比校正,TRUE或FALSE.FFACTORY_JF(16'hf0f0),//建议使用FACTORY JF值 设置为16'hf0f0 .PHASE_SHIFT(0),//从-255到1023的固定相移量.STARTUP_WAIT(“FALSE”)//延迟配置DONE直到DCM LOCK,TRUE / FALSE)DCM_BASE_inst(.CLK0( CLK0),// 0度DCM CLK输出.CLK180(CLK180),// 180度DCM CLK输出.CLK270(CLK270),// 270度DCM CLK输出.CLK2X(CLK2X),// 2X DCM CLK输出.CLK2X180 (CLK2X180),// 2X,180度DCM CLK输出.CLK90(CLK90),// 90度DCM CLK输出.CLKDV(CLKDV),//分频DCM CLK输出(CLKDV_DIVIDE).CLKFX(CLKFX),// DCM CLK合成输出(M / D).CLKFX180(CLKFX180),// 180度CLK合成输出。锁定(LOCKED),// DCM LOCK状态输出.CLKFB(CLKFB),// DCM时钟反馈.CLKIN(CLKIN), //时钟输入(来自IBUFG,BUFG或DCM).RST(RST)// DCM异步复位输入); // DCM_BASE_inst实例化结束 知识是有益的,而不是记忆的...... |
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你好...
我曾尝试在简单的Verilog代码(14位计数器)中使用DCM ... 我已将实例声明DCM_BASE放在我的设计代码的主体中并指定了CLK_FEEDBACK(“None”),没有使用它。 'CLKIN'& 'CLK0'作为DCM的输入和输出,我分别分配给“AD8”(100 MHz单端)和“N24”(I / O单端连接)。 在成功合成并将其下载到V-5 FPGA中并发出一些警告后,我没有找到时钟信号输出。 任何人都可以帮助我...... 谢谢你的问候。 -------------------------------------------------- -------------------------------------------------- ---------------- 模块Count14QKD_17Nov08(Q_out,CLK0,CLKIN,RST); 输出[13:0] Q_out; 输入CLKIN,RST; 输出CLK0; reg [13:0] Q_out; // DCM_BASE:基本数字时钟管理器电路DCM_BASE#(。CLKDV_DIVIDE(2.0),//除以:1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5 // 7.0,7.5, 8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0或16.0 .CLKFX_DIVIDE(1),//可以是1到32之间的任何整数.CLKFX_MULTIPLY(4),//可以是2到32之间的任何整数。 CLKIN_DIVIDE_BY_2(“FALSE”),// TRUE / FALSE使能CLKIN除以2的特性.CLKIN_PERIOD(10.0),//指定输入时钟周期,单位为ns,范围为1.25至1000.00 .CLKOUT_PHASE_SHIFT(“NONE”),//指定相位 移位模式为NONE或FIXED .CLK_FEEDBACK(“无”),//指定时钟反馈NONE,1X或2X .DCM_PERFORMANCE_MODE(“MAX_SPEED”),//可以是MAX_SPEED或MAX_RANGE .DESKEW_ADJUST(“SYSTEM_SYNCHRONOUS”),// SOURCE_SYNCHRONOUS,SYSTEM_SYNCHRONOUS或// 0到15之间的整数.DFS_FREQUENCY_MODE(“LOW”),//用于频率合成的低或高频模式.DLL_FREQUENCY_MODE(“LOW”),// LOW,HIGH或HIGH_SER频率模式 .DUTY_CYCLE_CORRECTION(“TRUE”),//占空比校正 ,TRUE或FALSE.FFACTORY_JF(16'hf0f0),// FACTORY JF值建议设置为16'hf0f0 .PHASE_SHIFT(0),//从-255到1023的固定相移量.STARTUP_WAIT(“FALSE”) //延迟配置DONE直到DCM LOCK,TRUE / FALSE)DCM_BASE_inst(.CLK0(CLK0),// 0度DCM CLK输出.CLK180(CLK180),// 180度DCM CLK输出.CLK270(CLK270),// 270 DCM CLK CLK输出.CLK2X(CLK2X),// 2X DCM CLK输出.CLK2X180(CLK2X180),// 2X,180度DCM CLK输出.CLK90(CLK90),// 90度DCM CLK输出.CLKDV(CLKDV), //分频DCM CLK输出(CLKDV_DIVIDE).CLKFX(CLKFX),// DCM CLK合成输出(M / D).CLKFX180(CLKFX180),// 180度CLK合成输出。锁定(锁定),// DCM锁定状态 输出.CLKFB(CLKFB),// DCM时钟反馈.CLKIN(CLKIN),//时钟输入(来自IBUFG,BUFG或DCM).RST(RST)// DCM异步复位输入); // DCM_BASE_inst实例化的结束总是@(posedge RST或negedge CLK0)如果(RST == 1'b1)则开始Q_out否则Q_out结束 endmodule 知识是有益的,而不是记忆的...... |
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只有小组成员才能发言,加入小组>>
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