[问答]

怎么生成相位匹配的外部信号和内部时钟

问答对人有帮助，内容完整，我也想知道答案 0 我需要生成一个与外部信号相位匹配的FPGA内部时钟。通过相位匹配，我的意思是外部信号和内部时钟的相对相位是已知且稳定的。有证据表明这是PLL inV5 / 6的预期使用模型。 V6时钟指南说： •IBUFG - 全局时钟输入缓冲器，MMCM将补偿此路径的延迟。在许多地方，我们看到BUFG用作PLL的反馈。因此，它似乎是一个预期的使用模型。但是......支持这种用法所需的信息就此结束了。我无法找到IBUFG（DS）的时序规格。如果我在这个电路上运行时序分析器，时序分析器使用标准的tiOPI用于IBUFGDS以及BUFG及其网络的标准延迟。是否有一些特殊模式的时序工具来理解“PLL魔术”？我在这里点什么？提前致谢。利斯约翰逊以上来自于谷歌翻译以下为原文 I need to generate an FPGA internal clock that is phase matched to an external signal. By phase matched I mean that the relative phase of the external signal and the internal clock is known and stable. There is evidence that this is an intended usage model for the PLL in V5/6. The V6 clocking guide it says: • IBUFG - Global clock input buffer, the MMCM will compensate the delay of this path. And in many places we see a BUFG used as feedback to the PLL. Hence, it appears this is an intended usage model. However... the information necessary to support such a usage ends there. I can find no timing specs for an IBUFG(DS). If I run the timing analyzer on this circuit, the timing analyzer uses a standard tIOPI for the IBUFGDS and standard delays for the BUFG and its network. Is there some special mode for the timing tools to understand "PLL magic"? Am I missing something here? Thanks in advance. Leith Johnson 0
2019-1-14 12:32:53　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报肖东菁相关推荐 • 如何生成具有不同相位的4个时钟信号？ 4298 • 使用内部时钟与外部时钟问题？ 12565 • hmc7044使用外部VCO时钟输入时，如何使得时钟能够相位对齐？ 552 • 请问同一频率不同相位的时钟信号如何产生？ 3258 • 请问FPGA PLL产生的时钟信号和AD9779A的数据时钟信号的相位关系？ 316 • STM32F407 cubemx生成使用外部时钟运行不起来是何原因 2004 • 请问系统时钟切换到外部时钟后内部的时钟应该关闭吗? 2072 • STM32F1工程的内部时钟和外部时钟定义是什么 1046 • cyclone ii 的PLL时钟相位延迟问题 3319 • FPGA时钟问题 4434 2个回答

答案对人有帮助，有参考价值 0 是的，IBUFG和BUFG的标准延迟将出现在时序报告中，但这些延迟将通过MMCM的负延迟抵消。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 以上来自于谷歌翻译以下为原文 Yes, the standard delays for the IBUFG and the BUFG will be present in the timing reports, but these will be offset with a negative delay through the MMCM.------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com

2019-1-14 12:38:33 评论举报李森

答案对人有帮助，有参考价值 0 你好你试过coregen吗？我认为这有一个时钟核心！它有点旧，但XAPP132是您需要的基础。 http://www.xilinx.com/support/documentation/application_notes/xapp132.pdf 以上来自于谷歌翻译以下为原文 Hi have you tried the coregen ? that I think has a clock core for doing this ! It's a little old, but XAPP132 is the basis you need. http://www.xilinx.com/support/documentation/application_notes/xapp132.pdf

2019-1-14 12:54:03 评论举报张磊