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3个回答
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门延迟是从路径的逻辑门的输入到输出的延迟量。
门延迟的值可以从定时库（即.lib）或SDF文件中获得（如果它们可用）.Net延迟是从门的输出到定时路径中的下一个单元的输入的延迟量。 净延迟是由寄生电阻和栅极之间的网络连接的容量引起的。这可能是因为它可能限制网络的驱动强度。 有关详细时序分析，请参阅本指南 https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_1/ug906-vivado-design-analysis.pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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嗨@ reeyam，
OFFSET用于定义外部时钟垫与其相关的数据输入或数据输出焊盘之间的时序关系。这种关系也称为约束设备上的Pad-to-Setup或Clock-to-Out路径。 OFFSET IN BEFORE用于确保外部时钟和外部输入数据满足内部触发器的设置时间。 OFFSET OUT AFTER用于控制下游器件的设置/保持要求，以及外部输出数据焊盘和外部时钟焊盘。 有关路径分析的详细信息，请参阅此文档：https：//www.xilinx.com/support/documentation/white_papers/wp237.pdf 问候，Prathik ----------------------------------------------- ------------------------------------------------请注明 帖子作为答案“接受为解决方案”，以防它有助于解决您的查询。帮助回答 - >给予赞誉------------------------- -------------------------------------------------- -------------------- |
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非常感谢所有，我想询问是否可以使用此信息来查找设计中的延迟或吞吐量。
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只有小组成员才能发言，加入小组>>
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