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电子发烧友论坛
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我有Virtex-4板，125 MHz时钟。
我需要为模数转换（ADC）模块生成32 MHz的串行时钟（SCLK）。 任何人都可以帮助我从125 MHz FPGA生成这个32 MHz SCLK吗？ 我可以使用Core generator（Clocking Wizard）来做到这一点吗？ 或者，任何人都可以告诉我应该用VHDL ADC_module写什么？ 
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4个回答
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男，
无论设备如何，从125 MHz开始精确地创建32 MHz都不会发生，因为它们不共享一个共同的倍数（5 ^ 3，而不是2 ^ 5）。 它必须正好是32.0000 .. MHz吗？ 更容易使用DCM使用CLKDV输出除以4（31.25 MHz）。 或者在DFS上D = 15，M = 4，CLKFX输出上得到33.33 MHz。 外部频率合成设备（或PLL）可用于除以125，再乘以32，精确得到32 MHz。 Austin Lesea主要工程师Xilinx San Jose |
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你好Mr.Austin Lesea，
低于32 MHz的频率很好。 而且，31.25 MHz也没关系。 你能否建议任何可以写入的VHDl代码从125 MHz用户时钟生成这个31.25 MHz串行时钟？ |
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- 检查此代码
库IEEE;使用IEEE.STD_LOGIC_1164.ALL; - 如果使用带有有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL; - 如果在此代码中实例化任何Xilinx叶子单元，则取消注释以下库声明.-- library UNISIM; - 使用UNISIM.VComponents.all; library IEEE;使用IEEE.STD_LOGIC_1164.all; 使用ieee.std_logic_arith.all;使用ieee.std_logic_unsigned.all; 实体frequency_divider_by4是端口（clk：在STD_LOGIC中; out_clk：out STD_LOGIC）; end frequency_divider_by4; 架构频率_divider_by4_arc of frequency_divider_by4 issignal m：std_logic_vector（1 downto 0）：=“00”;开始 divider：process（clk）是if（rising_edge（clk））然后m结束if; out_clk结束进程分配器; end frequency_divider_by4_arc; 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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