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我在我的设计中使用Bram，而源和目标的clk是相同的。
但我在数据路径中得到保持违规-0.068，我尝试过双同步，但它对时间没有任何影响。 锄头来解决这个问题 我附上了bram的道路。 谢谢 
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4个回答
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上个月有一次暂停违规的讨论：
https://forums.xilinx.com/t5/Timing-Analysis/Fixing-Hold-violation/td-p/282744 保持时间在实施期间是固定的，而不是在综合中。 建议在路由时，合成后的保持违规小于100ps。 --- 乔萨姆森 在原帖中查看解决方案 |
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嗨，我建议继续实施设计。在实施阶段，大部分保留都已修复。
如果执行后仍存在保持违规请分享时序报告。（在合成后放置和路由不知道该工具所以需要一些近似，后实现时间是准确的。）谢谢，Yash |
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上个月有一次暂停违规的讨论：
https://forums.xilinx.com/t5/Timing-Analysis/Fixing-Hold-violation/td-p/282744 保持时间在实施期间是固定的，而不是在综合中。 建议在路由时，合成后的保持违规小于100ps。 --- 乔萨姆森 |
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谢谢，实施后它得到修复。
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只有小组成员才能发言，加入小组>>
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