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关于安全地这样做，我有一个问题。
我在发布之前进行了搜索，并发现了一些先前的线程，其分辨率我总结为：“如果时序通过最低速度级别，则应该正常工作，但Xilinx无法保证，并且对任何异步电路都要小心”。 这是有道理的，但我似乎有一个问题没有涉及任何这些线程。 我支持-1和-2 XC5VLX330 ASIC原型系统的混合。 我们开始使用-1张HAPS-54卡，后来当-1供应干涸时买了-2张卡（为了提高产量而万岁！）。 当我针对为-1部分创建的.ncd运行trce，强制它分析为-2时，永远不会有任何新的设置违规（如预期的那样），但是通常会有新的保持违规。 这符合我可以观察到的Virtex-5 P＆amp; R如何工作：在路由的最后几个阶段，par似乎通过向数据路径添加路由延迟来修复任何保持时间违规。 由于它使用-1时序数据来确定是否存在保持时间违规，因此par可能会错过仅存在于更快部件中的保持违规。 因此，我放弃了生成单个位文件并调整我的构建系统，以便按照每个FPGA的速度等级运行map / par。 从我的观点来看，这并不理想，因为它在后端咀嚼了两倍的CPU时间，并使分配FPGA映像的任务变得复杂，但它确实有效。 我认为我想要的是一种方法，用于将地图和标准用于使用-1定时数据进行设置时间分析，以及-2数据用于保持。 也许这是疯狂的谈话，它永远不会真正起作用，但我想知道（a）这是否可能，（b）如果现在不是，Xilinx是否可以考虑在后端的未来版本中添加它，以及 （c）如果有什么我遗失的。 谢谢！ 
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4个回答
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任何满足-1速度等级时序的设计都将自动满足时间-2的部分。
这对于建立和保持时间都是如此。如果时序分析器报告了一些不同的错误。 您使用的是哪个ISE版本？ ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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我不记得在我最初遇到这个问题时我使用的ISE版本 - 大约一年前。
它可能是12.1或12.4。我只是用12.4复制它。 我几天前建立了一个-1 NCD，它有完整的时序收敛（0分/ 0）。 我重新使用“-s 2”并发现29个错误。我查看了报告，所有违规之间有一个共同点。 这是一种ASIC仿真设计，具有8：1引脚多路复用器，用于FPGA之间的互连，并且所有保持违规都在引脚多路复用器内部的8x / 1x时钟交叉路径上。我还应该补充说，每个8x / 1x时钟对由1产生 PLL与BUFG一起分发，以确保它们完全同步。 看起来违规路径的最大时钟路径偏差为425ps。 |
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是的，你应该打开一个webcase。
这不应该发生。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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只有小组成员才能发言，加入小组>>
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