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我确信，我正在设计一个COFDM tranceiver，而不是一个完全未知的概念。
它大量使用了Block RAM，因为作为一种实验工具，它必须具有几乎无限多种配置，最好由CPU作为预先计算的查找表加载。 在相当可观的40分钟之后，它进行了综合，报告了65％的BRAM使用率。 很好，关于正确，看起来不错，但实施需要两分钟，并报告零BRAM。 不会生成警告或错误消息。 它显然失败了。 如果您需要，我可以将整个项目发送给您。 最好的祝福 杰夫 
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4个回答
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gmortimer@ferrari.it，
是的，您应该能够使用免费（webpack）vivado许可证进行同步。 在Vivado模拟器上查看以下教程： https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug937-vivado-design-suite-simulation-tutorial.pdf 这也是XSIM（Vivado模拟器）的用户指南： https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug900-vivado-logic-simulation.pdf --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 在原帖中查看解决方案 |
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gmortimer@ferrari.itdid你模拟设计？
你应该有一个测试平台，只使用IO引脚测试系统。 这样可以保证设计正确连接。 您正在观察的问题可能正在发生，因为您的设计在某种程度上没有连接，并且工具计算出一些内部输出是固定的，因此不需要单元（bram）来驱动它。 这会引起很多修剪。 通常这仅在合成期间发生。 正如您在实施过程中观察它一样，也有可能（但不太可能）存在工具问题。 您使用的是哪种实施方式？ 特别是在综合期间，您是否关闭了层次结构？ 尝试层次结构重建或层次结构保留选项。 我记得有一个错误，完全扁平化导致了这样的问题。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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嗨Muzaffer
非常感谢你的回复。 我必须解释一下，我在这里很新！ 我有免费版的Vivado - 我可以模拟吗？ 如果是这样，你能指点我一些培训材料吗？ 我的错误真是太愚蠢了。 在一个长而相当复杂的信号链的最后，基于查找表，我放置了一个虚拟AXI流数据接收器，它不会产生连接到总线的任何输出！ 因此，所有BRAM都被修剪，因为它的内容只是为了提供后续阶段的地址（见附件）。 它现在实现了。 最好的祝福 杰夫 Debug_Data_Source.pdf 196 KB |
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gmortimer@ferrari.it，
是的，您应该能够使用免费（webpack）vivado许可证进行同步。 在Vivado模拟器上查看以下教程： https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug937-vivado-design-suite-simulation-tutorial.pdf 这也是XSIM（Vivado模拟器）的用户指南： https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug900-vivado-logic-simulation.pdf --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
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