完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
模拟过程完成没有0错误，但在合成期间显示错误。
我无法找到错误。 我在合成期间在HLS工具中收到这样的错误“在E中包含的文件：/thaus / fact_L / facoriall / solution1 / .autopilot / db / fact.pragma.1.cpp：1” 头文件 包括“factorial.h” 包括“ap_int.h” typedef ap_int in1_t; typedef ap_int out_t; int factorial（in1_t N）; 万一 源文件 包括“factorial.h” int factorial（in1_t N） { pragma HLS INTERFACE s_axilite port = N bundle = a pragma HLS INTERFACE s_axilite port = return bundle = a int i; out_t fact; 事实上= 1; for（i = 1; i 
0
|
|
相关推荐
3个回答
|
|
|
@ thaus_015simulation只是编译并运行一个C ++程序，因此通过它并不困难。
你可以在E：/thaus/fact_L/facoriall/solution1/.autopilot/db/fact.pragma.1.cpp文件中显示出来的内容吗？ 此外，您可能无法显示整个文件，但您的标题已发布，其中包含无法匹配的#endif。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
|
|
感谢您的答复。
请帮我纠正HLS中的错误。 附加了Soruce代码，头文件和测试平台文件。 错误屏幕截图我也附上了。 请找到附件。 fact_test.cpp 1 KB factorial.h 1 KB fact.cpp 1 KB |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1146浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
582浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
448浏览 1评论
2003浏览 0评论
727浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2663
评论
淘帖
1367
