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我正在尝试使用DDR3 RAM作为缓冲器，使用虚拟FIFO控制器从XADC获取单通道数据。
我设置VFIFO的突发模式为4096字节，并分配了8192个4K页面，这应该给我32MB; 从技术上讲，我应该能够在我的记忆中存储8个大小为32位的样本。 但据VFIFO报道，8100个样本已满。 此数字随分配给频道的4K页数而变化，并且始终非常接近分配的4K页数。 有谁知道如何解决这个问题？ 开发板：Genesys2与Kintex 7 FPGAVivado版本：2014.4XADC 3.0VFIFO 2.0结构：XADC-> AXI4-Stream互连 - > VFIFO-> MIG我正在使用GPIO读取VFIFO的状态。 
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5个回答
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感谢Austin的回复。
我同意数据表说在内存实际已满之前已经断言8次，但这不是我面临的问题。 在进一步阅读文档时，我遇到了“设计参数”表，其中显示“如果axis_tdata_width为32，则允许突发大小为512和1024”。 显然，只要在Vivado 2014.4中添加VFIFO ip，就可以选择4096作为突发大小，但是当您将数据宽度更改为另一个值并返回到32时，它仅显示512和1024个突发大小。 我将设置更正为以下内容： 在VFIFO上，我将axis_tdata_width设置为32位，突发大小为1024.我有基本的2通道配置（但我只使用1个通道），带有8192个4K页面; 每个频道给我32 MB的空间。 MIG配置为32位数据宽度。 DDR配置为1G内存。 我仍然无法填满可用的内存。 当它填充128KB的数据时，我得到一个VFifo已满的信号。 与之前我能够存储的32KB（每个32位的8100个样本）相比，它有了进步。 有任何想法吗？ |
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p，
另外一个想法是，使用BRAM的某些宽度和深度比其他更有效。 而且，我不确定它是否甚至在FIFO-BRAM模式下使用它。 我怀疑最有效的用途是将所有宽度保持在32位。 但是，具有4个8位宽的VFIFO与1个32位宽的VFOFO可能确实使用不同的BRAM资源（？）。 4096字节是一个BRAM（适合36kb BRAM，4096字节）。 4096 32位字将需要4个BRAM ....可能核心没有设置为那么深（因此1024允许）。 Austin Lesea主要工程师Xilinx San Jose |
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如果有任何安慰，我也看到了这种行为......到目前为止，我的观察结果似乎取决于传入的突发如何与传出的突发对齐。
Martin Thompsonmartin.j.thompson@trw.com http://www.conekt.co.uk/capabilities/electronic-hardware |
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我的理解是vfifo以“bin”的形式将输入数据存储在DDR中，其中每个bin的大小等于突发大小（4096,2048,1024或512bytes）。
如果它看到爆发被破坏，它将移动到下一个可用的bin。 根据PG038， 在以下条件下突发大小被破坏：°当MM地址超过4 K边界时。°确定突发内的信道变化°检测到超时（tuth为突发的256个时钟无效） 我认为最后两个条件可能会驱逐很多神话。 |
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只有小组成员才能发言，加入小组>>
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