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电子发烧友论坛
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嗨，
当使用VHDL / Verilog代码没有可用的复位按钮（按钮）时，如何更换通过按钮开关传递并来自FPGA引脚的系统复位信号？ 门不适用？ system_reset：在std_logic中; signal sytem_reset_intern：std_logic; 。 。 。 开始 sytem_reset_intern 
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8个回答
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您希望在哪些情况下重置？
如果您只是希望它在启动时执行完整的系统复位（例如，确保所有内容都已正确初始化）那么这很简单 - FPGA会自动执行此操作，您无需包含自己的复位信号。 如果您希望在发生某些事件时重置它，那么您只需要一个1位值，该值在该事件发生时变为高或低（取决于您的复位极性），然后将其连接到您的复位网络。 |
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HI @fpgalearner，
如果你不控制它，重置的目标是什么？ 电路板上没有任何东西可以控制复位？ 如果您有Zynq或Microblaze，您可以从SW重置。 是的，您可以在重置时使用非门。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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喜@ florentw
我有一个没有按钮/滑动开关的定制板。 我想更换包含按钮开关的参考设计。 困惑我应该怎么做。 @ u4223374 fpga的引脚如何工作最初让我说银行I / O电压为2.5伏。 |
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嗨@fpgalearner，
如果您不想使用它，可以将重置设置为“0”。 否则，从zynq或MB执行SW重置。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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@fpgalearner
如果您实际上不需要重置设计的能力，只需将重置网络连接到地面即可。 Vivado将在合成期间愉快地优化它，并且设计可能会变得非常容易路由。 如果您确实需要重置设计的能力，那么您需要弄清楚如何触发重置。 通过更高级别的界面上的软件，也许？ FPGA的上电行为如下： - 首先，引脚处于三态（即浮动）。 这适用于每个通用I / O引脚，无论您在比特流中获得了什么设置（这在加载比特流之前发生）。 - 配置期间，引脚状态由PUDC_B引脚控制。 这可以将I / O引脚设置为三态或上拉。 - 配置后，引脚状态是您在比特流中设置的任何值。 如果引脚由寄存器驱动，并且该寄存器初始化为零，则引脚在配置后将为零/低。 |
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嗨，
现在我在sdk上运行程序时遇到这个问题： “java.lang.RuntimeException：重置TargetMicroBlaze时出错没有计时。请检查MicroBlaze的时钟输入及其总线接口是否正确连接” |
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@fpgalearner可能是你错误地连接了复位断言，所以MB保持在复位状态而不被识别。
- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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喜@ muzaffer
我想我做得对。 见附件。 此外toccheck我只是添加了这个代码作为额外的闪烁led但导致持续发光而不是闪烁： xout进程（sys_clk）变量i：natural：= 0; beginif rising_edge（sys_clk）然后如果i = 500000000则x i：= 0; 否则我：= i + 1; 结束if; end if; end process; heresys_clk是200 mhz。 |
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只有小组成员才能发言，加入小组>>
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