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你能否告诉我，自2014年4月以来Vivado 2016.3中对任何System Verilog功能的支持是否有所改变？
你能告诉我这段代码是否适用于2014.4？ interface ibb_if; 参数D_SIZE = 7; 逻辑clk; 逻辑rst; 逻辑d_start; 逻辑d_en; 逻辑[D_SIZE：0]数据; 逻辑d_end; 逻辑rdy; modport rx（输入clk，rst，d_start，d_en，data，d_end，output rdy）; modport tx（输入clk，rst，rdy，输出d_start，d_en，data，d_end）; endinterface 谢谢你的帮助。 --Charlie 
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以下示例来自Xilinx AR55155，该版本在2014.4发布之前最后更新。
这让我相信2014.4和2016.3都应该支持这个Systemverilog接口。 interface randomnum_intf＃（参数N = 4）; 逻辑请求，准备好; 逻辑[N-1：0]值; modport randomnum_p（输入请求，输出就绪，值）; modport controller_p（输入值，就绪，输出请求）; endinterface |
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更正：该示例来自AR＃51837。
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@机器人
Vivado支持系统verilog构造的子集。 请参阅表7-1 inhttp：//www.xilinx.com/support/documentation/sw_manuals/xilinx2016_3/ug901-vivado-synthesis.pdf和第7章inhttp：//www.xilinx.com/support/documentation/sw_manuals/xilinx2014_4 /ug901-vivado-synthesis.pdf支持的构造。 此代码具有简单的modport，可在两个版本中进行综合 问候， Sravanthi |
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