完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
我有一个Kintex-7设计,它使用10G的GTX收发器。 几年前我用GTX收发器向导2.2创建了这个设计,它一直很好用。 就在最近,我尝试使用最新版本的Vivado实现相同的设计,而therx_fsm_reset_done永远不会很高。 我假设在GTXE2_CHANNEL模块或必要的约束中发生了一些变化。 我甚至尝试用最新的GTX向导重新生成IP核,结果相同。 任何人都可以告诉我从GTX向导2.2版开始的工具中出现了什么? 这会节省我很多时间。 |
|
相关推荐
9个回答
|
|
还有一点需要注意......设计仍然适用于行为模拟。
|
|
|
|
谢谢你的回复。
我还没有使用原始设计尝试过这个,但是使用最新GTX向导中的重新生成的模块,我发现它停留在等待data_valid的状态9上。 我想如果我的时钟限制有问题就会发生这种情况,但我对改变了什么感到困惑。 |
|
|
|
更多信息:我挖出我的备份,发现当GTX收发器工作时我正在使用Vivado 2012.3(在XST流程中使用Synthesis)。
我昨天用这些工具重建了设计,当然,它仍然有效。 |
|
|
|
你好@ j_one,
您可以共享IP自定义文件(.xci)以了解有关自定义IP时所选选项的详细信息吗? 问候,阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
|
|
|
|
你好@ j_one,
我使用您共享的自定义文件创建了示例设计。 我能够在实现后的功能模拟中观察到预期的行为。 因此,为了从硬件角度进一步调试,您需要检查PG下面的“硬件调试”部分 - https://www.xilinx.com/support/documentation/ip_documentation/gtwizard/v3_6/pg168-gtwizard.pdf(第#122页) 您需要通过执行PG中提到的逐步调试来排除每个可能的失败原因。 问候,阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
当我挖掘这个时,我发现GTX核心实际上正在工作,但我的Verilog在合成过程中被错误地优化了。
该代码在行为仿真和XST综合中起作用,因此我错误地认为它必须是收发器。 我相信我在Vivado Synthesis工具中发现了一个模糊但烦人的错误。 它错误地删除了generate语句中仅在其他generate语句中使用的寄存器。 下面我列举了一个不起作用的例子。 有什么方法可以提交错误报告吗? 我非常感谢大家对此的帮助。 生成genvar i; for(i = 0; i reg r = 0; end总是@(posedge clk)sh [0] .r for(i = 1; i总是@(posedge clk)sh .r end 赋值value_out = sh [SHIFT_CNT-1] .r; endgenerate |
|
|
|
@j_one我不明白你为什么需要一个generate语句来实现这个逻辑。
它看起来像标准的声明和循环可行。 您是否模拟了此代码以确保其按预期工作? - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
正如我已经说过的,Verilog在行为模拟方面表现完美。
它还使用旧版本的工具在硬件中工作。 现在的工具中存在一个错误,它错误地优化了正在使用的寄存器。 我的简化示例仅用于演示工具中的abug。 在我的实际设计中,我在可配置模块中使用了类似的代码,因此需要生成语句。 我只是报告这个问题,希望这些工具能够得到改进。 一旦我找到它,就很容易重写我的代码以避免这个错误,但只有在调试Vivado工具套件令人沮丧的一周之后。 |
|
|
|
只有小组成员才能发言,加入小组>>
2361 浏览 7 评论
2780 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2414 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
730浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-9 03:32 , Processed in 1.976936 second(s), Total 95, Slave 78 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号