未使用的寄存器警告

嗨，
我正在建模一个小的fifo，在合成后vivado 2015.3总是显示以下警告：
[Synth 8-3332]顺序元素（ fifo_control / read_ptr_reg_reg_rep [0]）未使用，将从模块fifo中删除。
我注意到删除的寄存器有'_rep'posfix，在这个论坛的其他帖子上我读到这意味着它们区域重复的寄存器，但是我没有在我的RTL中描述这些寄存器。
有没有人知道什么可以推断那些重复的寄存器？这是我的RTL：
模块fifo
（
输入线clk，
输入线复位，
// - 输入---------------------------------------------
---- >>>>>
输入线write_strobe_din，
输入线read_strobe_din，
输入线[31：0] write_data_din，
// - 输出---------------------------------------------
--- >>>>>
输出线empty_flag_dout，
输出线full_flag_dout，
输出线[31：0] read_data_dout
）;
wire [3：0] write_addr;
wire [3：0] read_addr;
wire write_enable;
fifo_control
fifo_control
（
.clk（CLK），
.reset段（重置），
// - 输入---------------------------------------------
---- >>>>>
.write_strobe_din（write_strobe_din），
.read_strobe_din（read_strobe_din），
// - 输出---------------------------------------------
--- >>>>>
.empty_flag_dout（empty_flag_dout），
.full_flag_dout（full_flag_dout），
.write_enable_dout（WRITE_ENABLE），
.write_addr_dout（WRITE_ADDR），
.read_addr_dout（read_addr）
）;
registerFile_distRAM register_file
（
.clk（CLK），
// - 输入---------------------------------------------
>>>>>
.write_strobe_din（WRITE_ENABLE），
.write_address_din（WRITE_ADDR），
.write_data_din（write_data_din），
.read_address_din（read_addr），
// - 输出-------------------------------------------->
>>>>
.read_data_dout（read_data_dout）
）;
endmodule // fifo
模块fifo_control＃（
参数BUFFER_WIDTH = 10
）
（
输入线clk，
输入线复位，
// - 输入---------------------------------------------
---- >>>>>
输入线write_strobe_din，
输入线read_strobe_din，
// - 输出---------------------------------------------
--- >>>>>
输出线empty_flag_dout，
输出线full_flag_dout，
输出线write_enable_dout，
输出线[3：0] write_addr_dout，
输出线[3：0] read_addr_dout
）;
reg [3：0] write_ptr_reg;
wire [3：0] write_ptr_next;
reg [3：0] read_ptr_reg;
wire [3：0] read_ptr_next;
reg full_reg;
wire full_next;
reg empty_reg;
wire empty_next;
// - Elementos de memoria --------------------------------------- >>>>
>
永远@（posedge clk）
开始
如果（重置）
开始
write_ptr_reg >>>>
assign write_addr_dout = write_ptr_reg;
assign read_addr_dout = read_ptr_reg;
分配write_enable_dout = ~full_reg＆amp;
write_strobe_din;
assign empty_flag_dout = empty_reg;
assign full_flag_dout = full_reg;
// - Logica de estado siguiente --------------------------------- >>>>>
wire [3：0] write_ptr_succ;
wire [3：0] read_ptr_succ;
assign write_ptr_succ =（write_ptr_reg == BUFFER_WIDTH）？
{4 {1'b0}}：
write_ptr_reg + 1'b1;
分配read_ptr_succ =（read_ptr_reg == BUFFER_WIDTH）？
{4 {1'b0}}：
read_ptr_reg + 1'b1;
assign write_ptr_next =（write_strobe_din＆amp; ~full_reg）？
write_ptr_succ：write_ptr_reg;
分配read_ptr_next =（read_strobe_din＆amp;〜empty_reg）？
read_ptr_succ：read_ptr_reg;
assign full_next =（write_ptr_succ == read_ptr_reg）？
1'b1：1'b0;
assign empty_next =（read_ptr_succ == write_ptr_reg）？
1'b1：1'b0;
endmodule // fifo_control
模块registerFile_distRAM
（
输入线clk，
// - 输入---------------------------------------------
---- >>>>>
输入线write_strobe_din，
输入线[3：0] write_address_din，
输入线[31：0] write_data_din，
输入线[3：0] read_address_din，
// - 输出---------------------------------------------
--- >>>>>
输出线[31：0] read_data_dout
）;
// --- Definiciones Locales -------------------------------------- >>>>>
// - Modelado de matriz de almacenamiento ----------------------- >>>>>
reg [31：0] REG_FILE [0：9];
// - Puerto de escritura sincrono ------------------------------- >>>>>
永远@（posedge clk）
if（write_strobe_din）
REG_FILE [write_address_din] >>>>
assign read_data_dout = REG_FILE [read_address_din];
// - Codigo no sintetizable ------------------------------------- >>>>>
// - Funciones ---------------------------------------------
- >>>>>
// - Rutina de Inicializacion de Registro --------------- >>>>>
/ *整数rf_index;
初始
for（rf_index = 0; rf_index >>>>
函数整数clog2;
输入整数深度;
for（clog2 = 0; depth> 0; clog2 = clog2 + 1）
depth = depth >> 1;
endfunction这样
endmodule
谢谢！