完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,我需要你的帮助。
我使用acctuellement XSG来实现DS5203中的系统。 当我在执行以下错误消息之前运行timing Analysis时: “时钟包装输出丢失或损坏解决方案” 有谁知道如何解决这个问题? |
|
相关推荐
5个回答
|
|
嗨,
你正在面对跟随错误消息? 硬件协同仿真编译失败。 在设计中找不到时钟包装器实例 如果是,您使用的是哪个版本的ISE? 这是ISE 13.2中的已知问题,并在ISE 14.1及更高版本中得到修复。 谢谢, Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题,请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉(右边提供的星号) 并回复.---------------------------------------------- ------------------------------------------------ |
|
|
|
|
|
|
|
您没有使用DS5203 FPGA,因为它不存在,但我认为您使用的是dSPACE的DS5203板,其上有一个Virtex-5 FPGA。
请发布工具报告的整个错误消息。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
|
|
|
嗨,
谢谢你的重播, 错误信息是: Xilinx系统生成器的构建出错。 时钟包装器输出丢失或损坏:E: test_perso ADC_Gestion_xilinx_simulation _RTI timing ADC_cw.vhd ?? |
|
|
|
嗨!
我面临同样的问题! 但似乎我有一个解决方案:在simulink中尝试给你的FPGA子系统另一个名字。 使用一些非常简单的名称。 请勿使用符号化(除了下划线) - 仅限字母。 重命名FPGA子系统后,转到主模型中的处理器设置模块,然后从列表中选择新的重命名的FPGA子系统。 重新启动Matlab并再试一次。 也许这个解决方案对你也有帮助。 祝你好运, 亚历克斯。 |
|
|
|
只有小组成员才能发言,加入小组>>
2388 浏览 7 评论
2804 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2270 浏览 9 评论
3338 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2440 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
768浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
551浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
386浏览 1评论
1975浏览 0评论
692浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-29 21:12 , Processed in 1.410015 second(s), Total 86, Slave 70 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号